CN105991114B - 时钟生成电路 - Google Patents

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Abstract

本发明的实施例提供一种时钟生成电路，包括两相不重叠时钟生成电路、反相器和延时电路。两相不重叠时钟生成电路被配置为：基于非反相时钟信号和反相时钟信号来生成第一相位时钟信号和第二相位时钟信号。在时钟周期内的第一时间段和第二时间段期间，第一相位时钟信号和第二相位时钟信号对应于相同的逻辑值。反相器被配置为基于输入时钟信号来生成反相时钟信号。延时电路被配置为基于输入时钟信号来生成非反相时钟信号。延时电路具有足以使第一时间段和第二时间段之间的差值小于预定容差的预定延时。

Description

时钟生成电路
技术领域
本发明涉及集成电路领域，更具体地，涉及时钟生成电路。
背景技术
一对两相不重叠的时钟信号包括不同时具有预定逻辑值的两个时钟信号。不重叠的时钟信号已被用在许多电路应用中，诸如电荷泵、滤波器或具有开关电容器配置的放大器或其他应用。在许多应用中，基于处理单输入时钟信号来产生一对两相不重叠的时钟信号。
发明内容
本发明的实施例提供了一种时钟生成电路，包括：两相不重叠时钟生成电路，配置为基于非反相时钟信号和反相时钟信号来生成第一相位时钟信号和第二相位时钟信号，在时钟周期内的第一时间段和第二时间段期间，所述第一相位时钟信号和所述第二相位时钟信号对应于相同的逻辑值，并且在所述时钟周期的剩余时间段期间，所述第一相位时钟信号和所述第二相位时钟信号对应于不同的逻辑值；反相器，配置为基于输入时钟信号来生成所述反相时钟信号；以及延时电路，配置为基于所述输入时钟信号来生成所述非反相时钟信号，所述延时电路具有足以使所述第一时间段和所述第二时间段之间的差值小于预定容差的预定延时。
本发明的实施例还提供了一种时钟生成电路，包括：第一逻辑门，具有第一输入端、第二输入端和输出端；第二逻辑门，具有第一输入端、第二输入端和输出端；第一反相器，具有输入端和输出端，所述第一反相器的输出端与所述第二逻辑门的第一输入端电耦合；第一延时电路，具有输入端和输出端，所述第一延时电路的输入端与所述第一逻辑门的输出端电耦合，并且所述第一延时电路的输出端与所述第二逻辑门的第二输入端电耦合；第二延时电路，具有输入端和输出端，所述第二延时电路的输入端与所述第二逻辑门的输出端电耦合，并且所述第二延时电路的输出端与所述第一逻辑门的第二输入端电耦合；以及第三延时电路，具有输入端和输出端，所述第三延时电路的输入端与所述第一反相器的输入端电耦合，并且所述第三延时电路的输出端与所述第一逻辑门的第一输入端电耦合，其中所述第一反相器被配置为导致所述第一反相器的输出端与所述第一反相器的输入端之间的反相延时；所述第三延时电路被配置为导致所述第三延时电路的输出端与所述第三延时电路的输入端之间的非反相延时；和所述反相延时和所述非反相延时之间的差值在预定容差内。
本发明的实施例还提供了一种生成第一相位时钟信号和第二相位时钟信号的方法，所述方法包括：基于输入时钟信号，由反相器生成反相时钟信号，所述输入时钟信号具有预定频率；基于所述输入时钟信号，由第一延时电路生成非反相时钟信号，所述第一延时电路具有预定延时；以及基于所述非反相时钟信号和所述反相时钟信号，由两相不重叠时钟生成电路生成所述第一相位时钟信号和所述第二相位时钟信号，其中在时钟周期内的第一时间段和第二时间段期间，所述第一相位时钟信号和所述第二相位时钟信号对应于相同的逻辑值；在所述时钟周期的剩余时间段期间，所述第一相位时钟信号和所述第二相位时钟信号对应于不同的逻辑值；所述时钟周期具有所述预定频率的倒数的时间段；和所述预定延时被设置为足以使所述第一时间段和所述第二时间段之间的差值小于预定容差。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A是根据一个或多个实施例的示出一对两相不重叠的时钟信号的应用的电荷泵和时钟生成电路的功能框图。
图1B是根据一个或多个实施例的图1A中的该对两相不重叠的时钟信号的时序图。
图2A是根据一个或多个实施例的可用于图1A中描绘的电路中的示例性时钟生成电路的示意图。
图2B是根据一个或多个实施例的图2A中的时钟生成电路中的各个信号的时序图。
图3A是根据一个或多个实施例的可用于诸如图2A中描绘的时钟生成电路的时钟生成电路中的反相器的示意图。
图3B至图3D是根据一个或多个实施例的可用于诸如图2A中描绘的时钟生成电路的时钟生成电路中的各个示例性延时电路的示意图。
图4A是根据一个或多个实施例的可用于图1A中描绘的电路中的另一示例性时钟生成电路的示意图。
图4B是根据一个或多个实施例的图4A的时钟生成电路中的各个信号的时序图。
图5是根据一些实施例的操作诸如图2A或图4A中描绘的时钟生成电路的时钟生成电路的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字符。该重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，本文可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上”、“上部”等空间关系术语，以描述如图所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文使用的空间关系描述符可以同样地作出相应的解释。
根据本发明的一些实施例，延时电路和反相器用于基于相同的时钟输入信号来生成非反相时钟信号和反相时钟信号。两相不重叠时钟生成电路基于非反相时钟信号和反相时钟信号来生成两个不重叠时钟信号。根据本发明的一些实施例，设置延时电路的延时以提高生成的不重叠时钟信号的波形的对称性。
图1A是根据一个或多个实施例的示出一对两相不重叠时钟信号CLKφ1和CLKφ2的应用的电荷泵110和时钟生成电路120的功能框图。
电荷泵110包括电源电压节点112、泵升电压(pumped voltage)节点114、第一时钟输入节点116和第二时钟输入节点118。电荷泵110配置为：基于从电源电压节点112处的电源电压VDD提供并且由第一时钟输入节点116处的时钟信号CLKφ1和第二时钟输入节点118处的时钟信号CLKφ2控制的能量，在泵升电压节点114处生成泵升电压VPP。
时钟生成电路120包括输入时钟节点122、第一输出时钟节点124和第二输出时钟节点126。时钟生成电路120配置为：基于输入时钟信号CLKIN，在第一输出时钟节点124处生成时钟信号CLKφ1并且在第二输出时钟节点126处生成时钟信号CLKφ2。第一输出时钟节点124与第一时钟输入节点116电耦合，及第二输出时钟节点126与第二时钟输入节点118电耦合。在一些实施例中，输入时钟信号CLKIN具有预定频率和对应的周期，该周期是预定频率的倒数。在一些实施例中，时钟信号CLKφ1和CLKφ2也具有预定频率。
图1B是根据一个或多个实施例的图1A中的该对两相不重叠时钟信号CLKφ1和CLKφ2的时序图。在从时刻t4至时刻t10的时钟周期130期间，时钟信号CLKφ1从时刻t4至时刻t6处于逻辑高，并且从时刻t6至时刻t10处于逻辑低；并且时钟信号CLKφ2从时刻t7至时刻t9处于逻辑高，并且从时刻t4至时刻t7和从时刻t9至t10处于逻辑低。时钟周期130具有等于输入时钟信号CLKIN的预定频率的倒数的时间段T。
在时钟周期130期间，时钟信号CLKφ1处于逻辑高的部分与时钟信号CLKφ2处于逻辑高的部分不重叠。在时钟周期130期间，时钟信号CLKφ1和CLKφ2从时刻t6至时刻t7均为逻辑低并且具有时间段TL1，并且从时刻t9至时刻t10均为逻辑低并且具有时间段TL2。在一些实施例中，时间段TL1和时间段TL2之间的差值可用于测量时钟信号CLKφ1和CLKφ2之间的对称性。时间段TL1和时间段TL2之间的差值越小，时钟信号CLKφ1和CLKφ2之间越更具对称性。在一些实施例中，时钟信号CLKφ1和CLKφ2之间越具对称性，电荷泵110的功率转换效率越好。
图2A是根据一个或多个实施例的可用于图1A中描绘的电路中的示例性时钟生成电路200的示意图。与图1A中相同的或类似的组件给出相同的参考编号，并因此省略其详细描述。
时钟生成电路200包括输入时钟节点202、第一输出时钟节点204和第二输出时钟节点206。输入时钟节点202对应于输入时钟节点122，并且被配置为接收输入时钟信号CLKIN。第一输出时钟节点204对应于第一输出时钟节点124，并且被配置为输出第一相位时钟信号CLKφ1。第二输出时钟节点206对应于第二输出时钟节点126，并且被配置为输出第二相位时钟信号CLKφ2。
时钟生成电路200还包括两相不重叠时钟生成电路210、第一反相器222和第一延时电路224。两相不重叠时钟生成电路210被配置为：基于非反相时钟信号CLKP和反相时钟信号CLKN来生成第一相位时钟信号CLKφ和第二相位时钟信号CLKφ2。反相器222被配置为：基于输入时钟信号CLKIN来生成反相时钟信号CLKN。延时电路224被配置为：基于输入时钟信号CLKIN来生成非反相时钟信号CLKP。在一些实施例中，输入时钟信号CLKIN具有预定频率Freq(未示出)。
反相器222被配置为导致反相器222的输出端222b与反相器222的输入端222a之间的反相延时DN(图2B)。延时电路224被配置为导致延时电路224的输出端224b与延时电路224的输入端224a之间的非反相延时DP(图2B)。在一些实施例中，反相延时DN和非反相延时DP之间的差值在第一预定容差内。在一些实施例中，第一预定容差是预定频率Freq的倒数的1.0％。
两相不重叠时钟生成电路210包括与非门212和213、延时电路214和215以及反相器216和217。与非门212包括第一输入端212a、第二输入端212b和输出端212c。与非门213包括第一输入端213a、第二输入端213b和输出端213c。延时电路214包括输入端214a和输出端214b。延时电路215包括输入端215a和输出端215b。反相器216包括输入端216a和输出端216b。反相器217包括输入端217a和输出端217b。
与非门212的第一输入端212a被配置为接收非反相时钟信号CLKP。与非门212的输出端212c与延时电路214的输入端214a电耦合。延时电路214被配置为在延时电路214的输出端214b处生成信号S1。反相器216的输入端216a与延时电路214的输出端214b电耦合。反相器216的输出端216b与第一输出时钟节点204电耦合。
与非门213的第一输入端213a被配置为接收反相时钟信号CLKN。与非门213的输出端213c与延时电路215的输入端215a电耦合。延时电路215被配置为在延时电路215的输出端215b处生成信号S2。反相器217的输入端217a与延时电路215的输出端215b电耦合。反相器217的输出端217b与第二输出时钟节点206电耦合。
与非门212的第二输入端212b与延时电路215的输出端215b电耦合，并且被配置为接收信号S2。与非门213的第二输入端213b与延时电路214输出端214b电耦合，并且被配置为接收信号S1。
延时电路214包括串联电耦合在输入端214a与输出端214b之间的2N个反相器。延时电路215包括串联电耦合在输入端215a与输出端215b之间的2N个反相器。N是非零正整数。
此外，反相器222包括输入端222a和输出端222b，并且延时电路224包括输入端224a和输出端224b。反相器222的输入端222a和延时电路224的输入端224a与输入时钟节点202电耦合。延时电路224的输出端224b与与非门212的第一输入端212a电耦合。反相器222的输出端222b与与非门213的第一输入端213a电耦合。
图2B是根据一个或多个实施例的图2A的时钟生成电路200中的包括信号CLKIN、CLKP、CLKN、CLKφ1和CLKφ2的各个信号的时序图。
在一些实施例中，输入时钟信号CLKIN具有预定频率Freq(未示出)。预定频率Freq的倒数是输入时钟信号CLKIN的时钟周期的持续时间段T。
在时刻t0处，时钟信号CLKIN从逻辑低转变为逻辑高。响应于时钟信号CLKIN在时刻t0处的转变，在时刻t1处，延时电路224导致非反相时钟信号CLKP从逻辑低转变为逻辑高。另外，响应于时钟信号CLKIN在时刻t0处的转变，在时刻t2处，反相器222导致反相时钟信号CLKN从逻辑高转变为逻辑低。延时电路224导致时刻t1和时刻t10之间的非反相延时DP。反相器222导致时刻t2和时刻t0之间的反相延时DN。在一些实施例中，反相延时DN和非反相延时DP之间的差值在第一预定容差内。在一些实施例中，预定容差是T(预定频率Freq的倒数)的1.0％。
在时刻t3处，响应于信号CLKP在时刻t1处的上升沿和信号CLKN在时刻t2处的下降沿，两相不重叠时钟生成电路210导致时钟信号CLKφ2从逻辑高转变为逻辑低。另外，在时刻t4处，响应于信号CLKP在时刻t1处的上升沿和信号CLKN在时刻t2处的下降沿，两相不重叠时钟生成电路210导致时钟信号CLKφ1从逻辑低转变为逻辑高。
在时刻t5处，时钟信号CLKIN从逻辑高转变为逻辑低。响应时钟信号CLKIN在时刻t5处的转变，延时电路224导致非反相时钟信号CLKP从逻辑高转变为逻辑低。另外，响应于时钟信号CLKIN在时刻t5处的转变，反相器222导致反相时钟信号CLKN从逻辑低转变为逻辑高。然后，在时刻t6处，两相不重叠时钟生成电路210导致时钟信号CLKφ1从逻辑高转变为逻辑低。另外，然后，在时刻t7处，两相不重叠时钟生成电路210导致时钟信号CLKφ2从逻辑低转变为逻辑高。
在时刻t8处，时钟信号CLKIN从逻辑低转变为逻辑高。响应于时钟信号CLKIN在时刻t8的转变，延时电路224导致非反相时钟信号CLKP从逻辑低转变为逻辑高。另外，响应于时钟信号CLKIN在时刻t8处的转变，反相器222导致反相时钟信号CLKN从逻辑高转变为逻辑低。然后，在时刻t9处，两相不重叠时钟生成电路210导致时钟信号CLKφ2从逻辑高转变为逻辑低。另外，然后，在时刻t10处，两相不重叠时钟生成电路210导致时钟信号CLKφ1从逻辑低转变为逻辑高。
响应于从时刻t0至时刻t8的时钟周期232，时钟信号CLKφ1和CLKφ2形成从时刻t4至时刻t10的时钟周期234。时钟周期232具有持续时间段T，并且时钟周期234具有相同的持续时间段T。在时钟周期234期间，时钟信号CLKφ1和CLKφ2从时刻t6至时刻t7均为逻辑低并且具有时间段TL1，以及从时刻t9至时刻t10均为逻辑低并且具有时间段TL2。在一些实施例中，时间段TL1和时间段TL2之间的差值可用于测量时钟信号CLKφ1和CLKφ2之间的对称性。在一些实施例中，延时电路224被配置为具有足以使时间段TL1和时间段TL2之间的差值小于预定容差的预定延时DP。在一些实施例中，时间段TL1和时间段TL2之间的预定容差是T的1.0％，T是预定频率Freq的倒数。
图3A是根据一个或多个实施例的可用于诸如图2A中描绘的时钟生成电路200的时钟生成电路中的反相器310的示意图。
反相器310包括串联电耦合在电源节点302与参考节点304之间的P型晶体管312和N型晶体管314。电源节点302被配置为承载电源电压VDD，并且参考节点304被配置为承载参考电压VSS。晶体管312的栅极312g和晶体管314的栅极314g与反相器310的输入端316电耦合。晶体管312的漏极312d和晶体管314的漏极314d与反相器310的输出端318电耦合。晶体管312的源极312s与电源节点302电耦合。晶体管314的源极314s与参考节点304电耦合。在一些实施例中，输入端316对应于图2A中的输出端222a，并且输出端318对应于输出端222b。
在一些实施例中，P型晶体管312具有第一沟道宽度与沟道长度(W/L)比率。在一些实施例中，N型晶体管314具有第二W/L比率。
图3B是根据一个或多个实施例的可用于诸如图2A中描绘的时钟生成电路200的时钟生成电路中的示例性延时电路320的示意图。
延时电路320包括并联电耦合在延时电路320的输入端326与延时电路320的输出端328之间的P型晶体管322和N型晶体管324。在一些实施例中，输入端326对应于图2A中的输入端224a，并且输出端328对应于输出端224b。晶体管322的漏极322d和晶体管324的漏极324d与延时电路320的输出端328电耦合。晶体管322的源极322s和晶体管324的源极324s与延时电路320的输入端326的电耦合。在一些实施例中，源极322s和漏极322d的放置是可互换的。在一些实施例中，源极324s和漏极324d的放置是可互换的。
P型晶体管322的栅极322g被配置为接收足以使P型晶体管322导通的信号。在一些实施例中，P型晶体管322的栅极322g与参考节点304(图3A)电耦合。N型晶体管324的栅极324g被配置为接收足以使N型晶体管324导通的信号。在一些实施例中，N型晶体管324的栅极324g与电源节点302(图3A)电耦合。
在一些实施例中，P型晶体管322具有第三W/L比率。在一些实施例中，N型晶体管324具有第四W/L比率。在一些实施例中，第三W/L比率小于P型晶体管312的第一W/L比率。在一些实施例中，第三W/L比率是P型晶体管312的第一W/L比率的一半。在一些实施例中，第四W/L比率小于N型晶体管314的第二W/L比率。在一些实施例中，第四W/L比率是N型晶体管314的第二W/L比率的一半。
图3C是根据一个或多个实施例的可用于诸如图2A中描绘的时钟生成电路200的时钟生成电路中的另一示例性延时电路330的示意图。
延时电路330包括P型晶体管332和333以及N型晶体管334和335。P型晶体管332和333串连电耦合在延时电路330的输入端336与延时电路330的输出端338之间。N型晶体管334和335串连电耦合在延时电路330的输入端336与延时电路330的输出端338之间。在一些实施例中，输入端336对应于图2A中的输入端224a，并且输出端338对应于输出端224b。
晶体管332的源极332s与输入端326电耦合。晶体管332的漏极332d与晶体管333的源极333s电耦合。晶体管333的漏极333d与输出端338电耦合。晶体管334的源极334s与输入端326电耦合。晶体管334的漏极334d与晶体管335的源极335S电耦合。晶体管335的漏极335d与输出端338电耦合。在一些实施例中，源极332s和漏极332d或源极333a和漏极333d的放置是可互换的。在一些实施例中，源极334s和漏极334d或源极335s和漏极335d的放置是可互换的。
P型晶体管332的栅极332g和P型晶体管333的栅极333g被配置为接收足以使P型晶体管332和333导通的信号。在一些实施例中，P型晶体管332和333的栅极332g和333g与参考节点304(图3A)电耦合。N型晶体管334的栅极334g和N型晶体管335的栅极335g被配置为接收足以使N型晶体管334和335导通的信号。在一些实施例中，N型晶体管334和335的栅极334g和335g与电源节点302(图3A)电耦合。
在一些实施例中，P型晶体管332和333具有第五W/L比率。在一些实施例中，N型晶体管334和335具有第六W/L比率。在一些实施例中，第五W/L比率小于P型晶体管312的第一W/L比率。在一些实施例中，第五W/L比率与P型晶体管312的第一W/L比率相同。在一些实施例中，第六W/L比率小于N型晶体管的314的第二W/L比率。在一些实施例中，第六W/L比率与N型晶体管314的第二W/L比率相同。
图3D是根据一个或多个实施例的可用于诸如图2A中描绘的时钟生成电路200的时钟生成电路中的另一示例性延时电路340的示意图。
延时电路340是电阻-电容延时电路，包括电容器件342和电阻器件344。电容器件342电耦合在延时电路340的输入端346与参考节点304之间。电阻器件344电耦合在延时电路340的输入端346与延时电路340的输出端348之间。在一些实施例中，输入端346对应于图2A中的输入端224a，并且输出端348对应于输出端224b。
图4A是根据一个或多个实施例的可用于图1A中描绘的电路中的另一示例性时钟生成电路400的示意图。图4A中的与图2A中相同或类似的组件给出相同的参考编号，并且因此省略其详细描述。
与时钟生成电路200相比，时钟生成电路400用两相不重叠时钟生成电路410来代替两相不重叠时钟生成电路210。时钟生成电路400包括第一输出时钟节点404和第二输出时钟节点406。两相不重叠时钟生成电路410被配置为：基于非反相时钟信号CLKP和反相时钟信号CLKN来生成第一相位时钟信号CLKφ3和第二相位时钟信号CLKφ4。信号CLKP和CLKN由延时电路224和反相器222基于输入时钟信号CLKIN来生成。在一些实施例中，输入时钟信号CLKIN具有预定频率Freq(未示出)
两相不重叠时钟生成电路410包括或非门412和413以及延时电路414和415。或非门412包括第一输入端412a、第二输入端412b和输出端412c。或非门413包括第一输入端413a、第二输入端413b和输出端413c。延时电路414对应于延时电路214，并且包括输入端414a和输出端414b。延时电路415对应于延时电路215，并且包括输入端415a和输出端415b。
或非门412的第一输入端412a被配置为接收非反相时钟信号CLKP。或非门412的输出端412c与延时电路414的输入端414a电耦合。延时电路414被配置为在延时电路414的输出端414b处生成信号S3。输出端414b与第一输出时钟节点404电耦合。
或非门413的第一输入端413a被配置为接收反相时钟信号CLKN。或非门413的输出端413c与延时电路415的输入端415a电耦合。延时电路415被配置为在延时电路415的输出端415b处生成信号S4。输出端415b与第二输出时钟节点406电耦合。
或非门412的第二输入端412b与延时电路415的输出端415b电耦合，并且配置为接收信号S4。或非门413的第二输入端413b与延时电路414的输出端414b电耦合，并且被配置为接收信号S3。
延时电路414对应于延时电路214，并且包括串联电耦合在输入端414a与输出端414b之间的2N个反相器。延时电路415对应于延时电路215，并且包括串联电耦合在输入端415a与输出端415b之间的2N个反相器。N是非零正整数。
图4B是根据一个或多个实施例的图4A的时钟生成电路400中的包括信号CLKIN、CLKP、CLKN、CLKφ3和CLKφ4的各个信号的时序图。与图2B中相同或类似的组件给出相同的参考编号，并且因此省略其详细描述。
在一些实施例中，输入时钟信号CLKIN具有预定频率Freq(未示出)。预定频率Freq的倒数是输入时钟信号CLKIN的时钟周期的持续时间段T。
在时刻t3处，响应于信号CLKP在时刻t1处的上升沿和信号CLKN在时刻t2处的下降沿，两相不重叠时钟生成电路410导致时钟信号CLKφ3从逻辑高转变为逻辑低。另外，在时刻t4处，响应于信号CLKP在时刻t1处的上升沿和信号CLKN在时刻t2处的下降沿，两相不重叠时钟生成电路410导致时钟信号CLKφ4从逻辑低转变为逻辑高。
在时刻t5处，时钟信号CLKIN从逻辑高转变为逻辑低。响应于时钟信号CLKIN在时刻t5处的转变，延时电路224导致非反相时钟信号CLKP从逻辑高转变为逻辑低，并且反相器222导致反相时钟信号CLKN从逻辑低转变为逻辑高。然后，在时刻t6处，两相不重叠时钟生成电路410导致时钟信号CLKφ4从逻辑高转变为逻辑低。另外，然后，在时刻t7处，两相不重叠时钟生成电路410导致时钟信号CLKφ3从逻辑低转变为逻辑高。
在时刻t8处，时钟信号CLKIN从逻辑低转变为逻辑高。响应于时钟信号CLKIN在时刻t8处的转变，延时电路224导致非反相时钟信号CLKP从逻辑低转变为逻辑高，并且反相器222导致反相时钟信号CLKN从逻辑高转变为逻辑低。然后，在时刻t9处，两相不重叠时钟生成电路410导致时钟信号CLKφ3从逻辑高转变为逻辑低。另外，然后，在时刻t10处，两相不重叠时钟生成电路410导致时钟信号CLKφ4从逻辑低转变为逻辑高。
响应于从时刻t0至时刻t8的时钟周期432，时钟信号CLKφ3和CLKφ4形成从时刻t4至时刻t10的时钟周期432。时钟周期432有持续时间段T，并且时钟周期434具有相同的持续时间段T。在时钟周期434期间，时钟信号CLKφ3和CLKφ4从时刻t6至时刻t7均为逻辑低并且具有时间段TL3，并且从时刻t9至时刻t10均为逻辑低并且具有时间段TL4。在一些实施例中，时间段TL3和时间段TL4之间的差值可用于测量时钟信号CLKφ3和CLKφ4之间的对称性。在一些实施例中，延时电路224被配置为具有足以使时间段TL3和时间段TL4之间的差值小于预定容差的预定延时DP。在一些实施例中，时间段TL3和时间段TL4之间的预定容差是T的1.0％，T是预定频率Freq的倒数。
图5是根据一些实施例的操作诸如图2A或图4A中描绘的时钟生成电路的时钟生成电路以生成一对两相不重叠时钟信号的方法500的流程图。应该理解，可以在图5中示出的方法500之前、期间和/或之后执行附加的操作，并且本文仅简要描述其他一些的处理。
方法500开始于操作510，其中基于输入时钟信号CLKIN，由反相器222生成反相时钟信号CLKN。在一些实施例中，输入时钟信号CLKIN具有预定频率Freq。
方法500继续至操作520，其中基于输入时钟信号CLKIN，由延时电路224生成非反相时钟信号CLKP。延时电路224具有预定延时DP。
方法500继续至操作530，其中由两相不重叠时钟生成电路210或410生成该对两相不重叠时钟信号的第一相位时钟信号CLKφ1或CLKφ3和第二相位时钟信号CLKφ2或CLKφ4。在时钟周期234或434内的第一时间段TL1或TL3和第二时间段TL2或TL4期间，第一相位时钟信号CLKφ1或CLKφ3和第二相位时钟信号CLKφ2或CLKφ4对应于相同的逻辑值。在时钟周期234或434的剩余时间段期间，第一相位时钟信号CLKφ1或CLKφ3和第二相位时钟信号CLKφ2或CLKφ4对应于不同的逻辑值。时钟周期234或434具有时间段T，T是预定频率Freq的倒数。
在一些实施例中，延时电路224的预定延时DP被设置为足以使第一时间段TL1或TL3与第二时间段TL2或TL4之间的差值小于预定容差。在一些实施例中，预定容差是时钟周期234或434的时间段T的1.0％。
操作530还包括基于对非反相时钟信号CLKP和第二信号S2或S4执行第一逻辑操作来生成第一信号S1或S3(操作532)；并且基于对反相时钟信号CLKN和第一信号S1或S3执行第二逻辑操作来生成第二信号S2或S4。在一些实施例中，第一逻辑操作和第二逻辑操作均为与非操作或均为或非操作。
在一些实施例中，由逻辑门212或412和延时电路214或414执行生成第一信号S1或S3。在一些实施例中，由逻辑门213或413和延时电路215或415执行生成第二信号S2或S4。在一些实施例中，逻辑门212或412和逻辑门213或413对应于相同的逻辑门配置。在一些实施例中，延时电路214或414和延时电路215或415对应于相同的延时电路配置。
根据一个实施例，时钟生成电路包括两相不重叠时钟生成电路、反相器和延时电路。两相不重叠时钟生成电路被配置为：基于非反相时钟信号和反相时钟信号来生成第一相位时钟信号和第二相位时钟信号。在时钟周期内的第一时间段和第二时间段期间，第一相位时钟信号和第二相位时钟信号对应于相同的逻辑值，并且在时钟周期的剩余时间段期间，第一相位时钟信号和第二相位时钟信号对应于不同的逻辑值。反相器被配置为基于输入时钟信号来生成反相时钟信号。延时电路被配置为基于输入时钟信号来生成非反相时钟信号。延时电路具有足以使第一时间段和第二时间段之间的差值小于预定容差的预定延时。
根据另一实施例，时钟生成电路包括：第一逻辑门，具有第一输入端、第二输入端和输出端；第二逻辑门，具有第一输入端、第二输入端和输出端；第一反相器，具有输入端和输出端；第一延时电路，具有输入端和输出端；第二延时电路，具有输入端和输出端；以及第三延时电路，具有输入端和输出端。第一反相器的输出端与第二逻辑门的第一输入端电耦合。第一延时电路的输入端与第一逻辑门的输出端电耦合，并且第一延时电路的输出端与第二逻辑门的第二输入端电耦合。第二延时电路的输入端与第二逻辑门的输出端电耦合，并且第二延时电路的输出端与第一逻辑门的第二输入端电耦合。第三延时电路的输入端与第一反相器的输入端电耦合，并且第三延时电路的输出端与第一逻辑门的第一输入端电耦合。第一反相器被配置为导致第一反相器的输出端与第一反相器的输入端之间的反相延时。第三延时电路被配置为导致第三延时电路的输出端与第三延时电路的输入端之间的非反相延时。反相延时和非反相延时之间的差值在预定容差内。
根据另一实施例，生成第一相位时钟信号和第二相位时钟信号的方法。方法包括：基于输入时钟信号，由反相器生成反相时钟信号，输入时钟信号具有预定频率。基于输入时钟信号，由第一延时电路生成非反相时钟信号。第一延时电路具有预定延时。基于非反相时钟信号和反相时钟信号，由两相不重叠时钟生成电路生成第一相位时钟信号和第二相位时钟信号。在时钟周期内的第一时间段和第二时间段期间，第一相位时钟信号和第二相位时钟信号对应于相同的逻辑值。在时钟周期的剩余时间段期间，第一相位时钟信号和第二相位时钟信号对应于不同的逻辑值。时钟周期具有预定频率的倒数的时间段。预定延时被设置为足以使第一时间段和第二时间段之间的差值小于预定容差。
本发明的实施例提供了一种时钟生成电路，包括：两相不重叠时钟生成电路，配置为基于非反相时钟信号和反相时钟信号来生成第一相位时钟信号和第二相位时钟信号，在时钟周期内的第一时间段和第二时间段期间，所述第一相位时钟信号和所述第二相位时钟信号对应于相同的逻辑值，并且在所述时钟周期的剩余时间段期间，所述第一相位时钟信号和所述第二相位时钟信号对应于不同的逻辑值；反相器，配置为基于输入时钟信号来生成所述反相时钟信号；以及延时电路，配置为基于所述输入时钟信号来生成所述非反相时钟信号，所述延时电路具有足以使所述第一时间段和所述第二时间段之间的差值小于预定容差的预定延时。
根据本发明的一个实施例，其中所述输入时钟信号具有预定频率；所述时钟周期具有所述预定频率的倒数的时间段；以及所述预定容差是所述时钟周期的时间段的1.0％。
根据本发明的一个实施例，其中所述反相器包括第一P型晶体管和第一N型晶体管，所述第一P型晶体管和所述第一N型晶体管串联电耦合，所述第一P型晶体管和所述第一N型晶体管的栅极与所述反相器的输入端电耦合，并且所述第一P型晶体管和所述第一N型晶体管的漏极与所述反相器的输出端电耦合；所述延时电路包括第二P型晶体管和第二N型晶体管，所述第二P型晶体管和所述第二N型晶体管并联电耦合在所述延时电路的输入端与所述延时电路的输出端之间；所述第一P型晶体管具有第一沟道宽度与沟道长度(W/L)比率；所述第一N型晶体管具有第二沟道宽度与沟道长度(W/L)比率；所述第二P型晶体管具有比所述第一沟道宽度与沟道长度(W/L)比率小的第三沟道宽度与沟道长度(W/L)比率；所述第二N型晶体管具有比所述第二沟道宽度与沟道长度(W/L)比率小的第四沟道宽度与沟道长度(W/L)比率。
根据本发明的一个实施例，其中所述第二P型晶体管的栅极被配置为接收足以使所述第二P型晶体管导通的第一信号；以及所述第二N型晶体管的栅极被配置为接收足以使所述第二N型晶体管导通的第二信号。
根据本发明的一个实施例，其中所述延时电路包括多个P型晶体管和多个N型晶体管，所述多个P型晶体管串联电耦合在所述延时电路的输入端与所述延时电路的输出端之间，并且所述多个N型晶体管串联电耦合在所述延时电路的输入端与所述延时电路的输出端之间。
根据本发明的一个实施例，其中所述多个P型晶体管的栅极被配置为接收足以使所述多个P型晶体管导通的第一信号；以及所述多个N型晶体管的栅极被配置为接收足以使所述多个N型晶体管导通的第二信号。
根据本发明的一个实施例，其中所述延时电路包括电阻-电容延时电路。
本发明的实施例还提供了一种时钟生成电路，包括：第一逻辑门，具有第一输入端、第二输入端和输出端；第二逻辑门，具有第一输入端、第二输入端和输出端；第一反相器，具有输入端和输出端，所述第一反相器的输出端与所述第二逻辑门的第一输入端电耦合；第一延时电路，具有输入端和输出端，所述第一延时电路的输入端与所述第一逻辑门的输出端电耦合，并且所述第一延时电路的输出端与所述第二逻辑门的第二输入端电耦合；第二延时电路，具有输入端和输出端，所述第二延时电路的输入端与所述第二逻辑门的输出端电耦合，并且所述第二延时电路的输出端与所述第一逻辑门的第二输入端电耦合；以及第三延时电路，具有输入端和输出端，所述第三延时电路的输入端与所述第一反相器的输入端电耦合，并且所述第三延时电路的输出端与所述第一逻辑门的第一输入端电耦合，其中所述第一反相器被配置为导致所述第一反相器的输出端与所述第一反相器的输入端之间的反相延时；所述第三延时电路被配置为导致所述第三延时电路的输出端与所述第三延时电路的输入端之间的非反相延时；和所述反相延时和所述非反相延时之间的差值在预定容差内。
根据本发明的一个实施例，其中，所述预定容差是预定频率的倒数的1.0％。
根据本发明的一个实施例，时钟电路还包括下列条件中的一个：所述第一逻辑门和所述第二逻辑门是与非门；或所述第一逻辑门和所述第二逻辑门是或非门。
根据本发明的一个实施例，其中所述第一延时电路包括串联电耦合的2N个反相器，N是非零正整数；以及所述第二延时电路包括串联电耦合的另外2N个反相器。
根据本发明的一个实施例，其中所述第一反相器包括第一P型晶体管和第一N型晶体管，所述第一P型晶体管和所述第一N型晶体管串联电耦合，所述第一P型晶体管和所述第一N型晶体管的栅极与所述第一反相器的输入端电耦合，并且所述第一P型晶体管和所述第一N型晶体管的漏极与所述第一反相器的输出端电耦合；所述第三延时电路包括第二P型晶体管和第二N型晶体管，所述第二P型晶体管和所述第二N型晶体管并联电耦合在所述第三延时电路的输入端与所述第三延时电路的输出端之间；所述第一P型晶体管具有第一沟道宽度与沟道长度(W/L)比率；所述第一N型晶体管具有第二沟道宽度与沟道长度(W/L)比率；所述第二P型晶体管具有比所述第一沟道宽度与沟道长度(W/L)比率小的第三沟道宽度与沟道长度(W/L)比率；所述第二N型晶体管具有比所述第二沟道宽度与沟道长度(W/L)比率小的第四沟道宽度与沟道长度(W/L)比率。
根据本发明的一个实施例，其中所述第二P型晶体管的栅极被配置为接收足以使所述第二P型晶体管导通的第一信号；以及所述第二N型晶体管的栅极被配置为接收足以使所述第二N型晶体管导通的第二信号。
根据本发明的一个实施例，其中所述第三延时电路包括多个P型晶体管和多个N型晶体管，所述多个P型晶体管串联电耦合在所述第三延时电路的输入端与所述第三延时电路的输出端之间，并且所述多个N型晶体管串联电耦合在所述第三延时电路的输入端与所述第三延时电路的输出端之间。
根据本发明的一个实施例，其中所述多个P型晶体管的栅极被配置为接收足以使所述多个P型晶体管导通的第一信号；以及所述多个N型晶体管的栅极被配置为接收足以使所述多个N型晶体管导通的第二信号。
根据本发明的一个实施例，其中所述第三延时电路包括电阻-电容延时电路。
本发明的实施例还提供了一种生成第一相位时钟信号和第二相位时钟信号的方法，所述方法包括：基于输入时钟信号，由反相器生成反相时钟信号，所述输入时钟信号具有预定频率；基于所述输入时钟信号，由第一延时电路生成非反相时钟信号，所述第一延时电路具有预定延时；以及基于所述非反相时钟信号和所述反相时钟信号，由两相不重叠时钟生成电路生成所述第一相位时钟信号和所述第二相位时钟信号，其中在时钟周期内的第一时间段和第二时间段期间，所述第一相位时钟信号和所述第二相位时钟信号对应于相同的逻辑值；在所述时钟周期的剩余时间段期间，所述第一相位时钟信号和所述第二相位时钟信号对应于不同的逻辑值；所述时钟周期具有所述预定频率的倒数的时间段；和所述预定延时被设置为足以使所述第一时间段和所述第二时间段之间的差值小于预定容差。
根据本发明的一个实施例，其中，所述预定容差是所述时钟周期的时间段的1.0％。
根据本发明的一个实施例，其中，生成所述第一相位时钟信号和所述第二相位时钟信号包括：基于对所述非反相时钟信号和第二信号执行第一逻辑操作来生成第一信号；以及基于对所述反相时钟信号和所述第一信号执行第二逻辑操作来生成所述第二信号，所述第一逻辑操作和所述第二逻辑操作均为与非操作或均为或非操作。
根据本发明的一个实施例，其中由第一逻辑门和第二延时电路执行所述生成第一信号；由第二逻辑门和第三延时电路执行所述生成第二信号；所述第一逻辑门和所述第二逻辑门对应于相同的逻辑门配置；以及所述第二延时电路和所述第三延时电路对应于相同的延时电路配置。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种时钟生成电路，包括：
两相不重叠时钟生成电路，配置为基于非反相时钟信号和反相时钟信号来生成第一相位时钟信号和第二相位时钟信号，在时钟周期内的第一时间段和第二时间段期间，所述第一相位时钟信号和所述第二相位时钟信号对应于相同的逻辑值，并且在所述时钟周期的剩余时间段期间，所述第一相位时钟信号和所述第二相位时钟信号对应于不同的逻辑值；
反相器，配置为基于输入时钟信号来生成所述反相时钟信号；以及
延时电路，配置为基于所述输入时钟信号来生成所述非反相时钟信号，所述延时电路具有足以使所述第一时间段和所述第二时间段之间的差值小于预定容差的预定延时，所述延时电路包括：
第二P型晶体管，具有第三沟道宽度与沟道长度(W/L)比率；
第二N型晶体管，具有第四沟道宽度与沟道长度(W/L)比率，其中，所述延时电路包括第二P型晶体管和第二N型晶体管，所述第二P型晶体管和所述第二N型晶体管并联电耦合在所述延时电路的输入端与所述延时电路的输出端之间。
2.根据权利要求1所述的时钟生成电路，其中，
所述输入时钟信号具有预定频率；
所述时钟周期具有所述预定频率的倒数的时间段；以及
所述预定容差是所述时钟周期的时间段的1.0％。
3.根据权利要求1所述的时钟生成电路，其中
所述反相器包括第一P型晶体管和第一N型晶体管，所述第一P型晶体管和所述第一N型晶体管串联电耦合，所述第一P型晶体管和所述第一N型晶体管的栅极与所述反相器的输入端电耦合，并且所述第一P型晶体管和所述第一N型晶体管的漏极与所述反相器的输出端电耦合；
所述第一P型晶体管具有第一沟道宽度与沟道长度(W/L)比率；
所述第一N型晶体管具有第二沟道宽度与沟道长度(W/L)比率；
所述第三沟道宽度与沟道长度(W/L)比率小于所述第一沟道宽度与沟道长度(W/L)比率；
所述第四沟道宽度与沟道长度(W/L)比率小于所述第二沟道宽度与沟道长度(W/L)比率。
4.根据权利要求3所述的时钟生成电路，其中，
所述第二P型晶体管的栅极被配置为接收足以使所述第二P型晶体管导通的第一信号；以及
所述第二N型晶体管的栅极被配置为接收足以使所述第二N型晶体管导通的第二信号。
5.根据权利要求1所述的时钟生成电路，其中，
所述延时电路包括多个P型晶体管和多个N型晶体管，所述多个P型晶体管串联电耦合在所述延时电路的输入端与所述延时电路的输出端之间，并且所述多个N型晶体管串联电耦合在所述延时电路的输入端与所述延时电路的输出端之间。
6.根据权利要求5所述的时钟生成电路，其中，
所述多个P型晶体管的栅极被配置为接收足以使所述多个P型晶体管导通的第一信号；以及
所述多个N型晶体管的栅极被配置为接收足以使所述多个N型晶体管导通的第二信号。
7.根据权利要求1所述的时钟生成电路，其中，
所述延时电路包括电阻-电容延时电路。
8.一种时钟生成电路，包括：
第一逻辑门，具有第一输入端、第二输入端和输出端；
第二逻辑门，具有第一输入端、第二输入端和输出端；
第一反相器，具有输入端和输出端，所述第一反相器的输出端与所述第二逻辑门的第一输入端电耦合；
第一延时电路，具有输入端和输出端，所述第一延时电路的输入端与所述第一逻辑门的输出端电耦合，并且所述第一延时电路的输出端与所述第二逻辑门的第二输入端电耦合；
第二延时电路，具有输入端和输出端，所述第二延时电路的输入端与所述第二逻辑门的输出端电耦合，并且所述第二延时电路的输出端与所述第一逻辑门的第二输入端电耦合；以及
第三延时电路，具有输入端和输出端，所述第三延时电路的输入端与所述第一反相器的输入端电耦合，并且所述第三延时电路的输出端与所述第一逻辑门的第一输入端电耦合，其中，所述第三延时电路包括：
第二P型晶体管具有第三沟道宽度与沟道长度(W/L)比率；
第二N型晶体管具有第四沟道宽度与沟道长度(W/L)比率，其中，所述第二P型晶体管和所述第二N型晶体管并联电耦合在所述第三延时电路的输入端与所述第三延时电路的输出端之间；
所述第一反相器被配置为导致所述第一反相器的输出端与所述第一反相器的输入端之间的反相延时；
所述第三延时电路被配置为导致所述第三延时电路的输出端与所述第三延时电路的输入端之间的非反相延时；和
所述反相延时和所述非反相延时之间的差值在预定容差内。
9.根据权利要求8所述的时钟生成电路，其中，所述预定容差是预定频率的倒数的1.0％。
10.根据权利要求8所述的时钟生成电路，还包括下列条件中的一个：
所述第一逻辑门和所述第二逻辑门是与非门；或
所述第一逻辑门和所述第二逻辑门是或非门。
11.根据权利要求8所述的时钟生成电路，其中
所述第一延时电路包括串联电耦合的2N个反相器，N是非零正整数；以及
所述第二延时电路包括串联电耦合的另外2N个反相器。
12.根据权利要求8所述的时钟生成电路，其中
所述第一反相器包括第一P型晶体管和第一N型晶体管，所述第一P型晶体管和所述第一N型晶体管串联电耦合，所述第一P型晶体管和所述第一N型晶体管的栅极与所述第一反相器的输入端电耦合，并且所述第一P型晶体管和所述第一N型晶体管的漏极与所述第一反相器的输出端电耦合；
所述第一P型晶体管具有第一沟道宽度与沟道长度(W/L)比率；
所述第一N型晶体管具有第二沟道宽度与沟道长度(W/L)比率；
所述第三沟道宽度与沟道长度(W/L)比率小于所述第一沟道宽度与沟道长度(W/L)比率；
所述第四沟道宽度与沟道长度(W/L)比率小于所述第二沟道宽度与沟道长度(W/L)比率。
13.根据权利要求12所述的时钟生成电路，其中，
所述第二P型晶体管的栅极被配置为接收足以使所述第二P型晶体管导通的第一信号；以及
所述第二N型晶体管的栅极被配置为接收足以使所述第二N型晶体管导通的第二信号。
14.根据权利要求8所述的时钟生成电路，其中，
所述第三延时电路包括多个P型晶体管和多个N型晶体管，所述多个P型晶体管串联电耦合在所述第三延时电路的输入端与所述第三延时电路的输出端之间，并且所述多个N型晶体管串联电耦合在所述第三延时电路的输入端与所述第三延时电路的输出端之间。
15.根据权利要求14所述的时钟生成电路，其中，
所述多个P型晶体管的栅极被配置为接收足以使所述多个P型晶体管导通的第一信号；以及
所述多个N型晶体管的栅极被配置为接收足以使所述多个N型晶体管导通的第二信号。
16.根据权利要求8所述的时钟生成电路，其中，
所述第三延时电路包括电阻-电容延时电路。
17.一种生成第一相位时钟信号和第二相位时钟信号的方法，所述方法包括：
基于输入时钟信号，由反相器生成反相时钟信号，所述输入时钟信号具有预定频率；
基于所述输入时钟信号，由第一延时电路生成非反相时钟信号，所述第一延时电路具有预定延时，所述第一延时电路包括：
P型晶体管，具有第一沟道宽度与沟道长度(W/L)比率；
N型晶体管，具有第二沟道宽度与沟道长度(W/L)比率，其中，所述延时电路包括P型晶体管和N型晶体管，所述P型晶体管和所述N型晶体管并联电耦合在所述延时电路的输入端与所述延时电路的输出端之间，
所述预定延时基于所述第一沟道宽度与沟道长度(W/L)比率和所述第二沟道宽度与沟道长度(W/L)比率；以及
基于所述非反相时钟信号和所述反相时钟信号，由两相不重叠时钟生成电路生成所述第一相位时钟信号和所述第二相位时钟信号，其中，
在时钟周期内的第一时间段和第二时间段期间，所述第一相位时钟信号和所述第二相位时钟信号对应于相同的逻辑值；
在所述时钟周期的剩余时间段期间，所述第一相位时钟信号和所述第二相位时钟信号对应于不同的逻辑值；
所述时钟周期具有所述预定频率的倒数的时间段；和
所述预定延时被设置为足以使所述第一时间段和所述第二时间段之间的差值小于预定容差。
18.根据权利要求17所述的方法，其中，所述预定容差是所述时钟周期的时间段的1.0％。
19.根据权利要求17所述的方法，其中，生成所述第一相位时钟信号和所述第二相位时钟信号包括：
基于对所述非反相时钟信号和第二信号执行第一逻辑操作来生成第一信号；以及
基于对所述反相时钟信号和所述第一信号执行第二逻辑操作来生成所述第二信号，
所述第一逻辑操作和所述第二逻辑操作均为与非操作或均为或非操作。
20.根据权利要求19所述的方法，其中，
由第一逻辑门和第二延时电路执行所述生成第一信号；
由第二逻辑门和第三延时电路执行所述生成第二信号；所述第一逻辑门和所述第二逻辑门对应于相同的逻辑门配置；以及所述第二延时电路和所述第三延时电路对应于相同的延时电路配置。
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