CN105957854A - 半导体封装件及其制造方法 - Google Patents

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Abstract

半导体封装件包括导线架、半导体芯片、第一电容导电层、第一电容介电层、焊线及封装体。导线架包括彼此隔离的芯片座与外引脚。半导体芯片设于芯片座上。第一电容介电层形成于芯片座上并与半导体芯片并排地配置，第一电容导电层形成于第一电容介电层上。焊线电性连接半导体芯片与第一电容导电层。封装体包覆半导体芯片、第一电容导电层、第一电容介电层及焊线，外引脚的外侧面从封装体露出。

Description

半导体封装件及其制造方法
本申请是申请号为“201310095918.4”、发明名称为“半导体封装件及其制造方法”的发明申请的分案申请。
技术领域
本发明是有关于一种半导体封装件及其制造方法，且特别是有关于一种具有被动元件的半导体封装件及其制造方法。
背景技术
传统半导体封装件包含数个输出/输入接点，用以电性连接于一外部电路板。然而，静电及夹杂在电源内的干扰亦可通过此输出/输入接点进入半导体封装件内部，而破坏半导体封装件内部的电子元件。传统的解决方法是以独立制造的被动元件经由表面黏贴技术黏合于基板上。不过，此独立制造的被动元件导致半导体封装件的成本及尺寸面积增大。
发明内容
本发明有关于一种半导体封装件及其制造方法，一实施例中，被动元件可整合于半导体封装件的工艺中，可减小半导体封装件的尺寸。
根据本发明一实施例，提出一种半导体封装件。半导体封装件包括一导线架、一半导体芯片、一第一电容导电层、一第一电容介电层、一焊线及一封装体。导线架包括彼此隔离的包括一芯片座与一外引脚。半导体芯片设于芯片座上。第一电容介电层形成于于芯片座上并与半导体芯片并排地配置。第一电容导电层形成于第一电容介电层上。焊线电性连接半导体芯片与第一电容导电层。封装体包覆半导体芯片、第一电容导电层、第一电容介电层及焊线，外引脚的一外侧面从封装体露出。
根据本发明另一实施例，提出一种半导体封装件。半导体封装件包括一导线架、一半导体芯片、一电感导电层、一电感介电层、一焊线及一封装体。导线架包括彼此隔离的一芯片座与一外引脚。半导体芯片设于芯片座上。电感介电层直接地形成于芯片座的上表面上，以与半导体芯片并排地配置。电感导电层形成于电感介电层上，且电感导电层的一第一端延伸至芯片座上。焊线电性连接半导体芯片与电感导电层的一第二端。封装体包覆半导体芯片、电感导电层、电感介电层及焊线，外引脚的一外侧面从封装体露出。
根据本发明另一实施例，提出一种半导体封装件的制造方法。制造方法包括以下步骤。提供一导线架，该导线架包括一芯片座及一外引脚；形成一第一电容介电层于芯片座上；形成一第一电容导电层于第一电容介电层上；设置一半导体芯片于芯片座上，其中半导体芯片与第一电容介电层并排地配置；形成一焊线电性连接半导体芯片与第一电容导电层；形成一封装体包覆芯片座、半导体芯片、第一电容导电层、第一电容介电层及焊线；以及，形成一切割道经过封装体与外引脚，使外引脚形成一外侧面，外引脚的外侧面从封装体露出。
根据本发明另一实施例，提出一种半导体封装件的制造方法。制造方法包括以下步骤。提供一导线架，该导线架包括一芯片座及一外引脚；形成一电感介电层于芯片座上；形成一电感导电层于电感介电层上，其中电感导电层的一第一端延伸至芯片座上；设置一半导体芯片于芯片座上，以与电感介电层地配置；形成一焊线电性连接半导体芯片与电感导电层的一第二端；形成一封装体包覆半导体芯片、电感导电层、电感介电层及焊线；以及，形成一切割道经过封装体与外引脚，使外引脚形成一外侧面，外引脚的外侧面从封装体露出。
为让本发明的上述内容能更明显易懂，下文特举实施例，并配合附图，作详细说明如下：
附图说明
图1A绘示依照本发明一实施例的半导体封装件的剖视图。
图1B绘示图1A的电容元件的等效电路图。
图1C绘示图1A的俯视图。
图2绘示依照本发明另一实施例的半导体封装件的剖视图。
图3A绘示依照本发明另一实施例的半导体封装件的剖视图。
图3B绘示图3A的电感元件的等效电路图。
图3C绘示图3A的俯视图。
图4A至4G绘示图1A的半导体封装件的制造过程图。
图5A至5F绘示图2的半导体封装件的制造过程图。
图6A至6C绘示图3A的半导体封装件的制造过程图。
主要元件符号说明：
100、200、300：半导体封装件
110：导线架
111：芯片座
111b、112b、140b：下表面
111u：上表面
112s、140s：外侧面
112：外引脚
120：半导体芯片
120u：主动面
130：焊线
140：封装体
150：第一电容介电层
150e1、160e1、250e1、260e1：一端
160：第一电容导电层
180：网版
180a：镂空图案
250：第二电容介电层
251、271：介电包覆部
260：第二电容导电层
261、281：导电包覆部
270：第三电容介电层
280：第三电容导电层
290：遮罩
290a：镂空电感图案
290a1、290a2：开孔
350：电感介电层
350e1、360e1：第一端
350e2、360e2：第二端
360：电感导电层
C：电容元件
D1：第一方向
D2：第二方向
L：电感元件
P1：切割道
W1、W2：内径
具体实施方式
请参照图1A，其绘示依照本发明一实施例的半导体封装件的剖视图。半导体封装件100例如是四方平面无引脚封装(Quad Flat No leads,QFN)，其包括导线架110、至少一半导体芯片120、至少一焊线130、封装体140、至少一第一电容介电层150及至少一第一电容导电层160。
导线架110包括彼此隔离的芯片座111与外引脚112。芯片座111从封装体140的下表面140b露出，以将半导体芯片120的热量传导或对流至外界。外引脚112具有外侧面112s，其从封装体140的外侧面140s露出。此外，外引脚112具有下表面112b，下表面112b从封装体140的下表面140b露出以电性连接一外部电路(未绘示)。
半导体芯片120以其主动面120u朝上方位设于芯片座111上，并通过焊线130电性连接于外引脚112，使外部电路可通过外引脚112及焊线130电性连接于半导体芯片120。此外，焊线130可电性连接半导体芯片120与第一电容导电层160，且电性连接第一电容导电层160与外引脚112。
封装体140包覆半导体芯片120、第一电容介电层150、第一电容导电层160及焊线130。封装体140的外侧面140s与外引脚112的外侧面112s实质上对齐，例如是齐平。此外，封装体140的下表面140b、外引脚112的下表面112b与芯片座111的下表面111b实质上对齐，例如是齐平。
封装体140可包括酚醛基树脂(Novolac-based resin)、环氧基树脂(epoxy-based resin)、硅基树脂(silicone-based resin)或其他适当的包覆剂。封装体140亦可包括适当的填充剂，例如是粉状的二氧化硅。可利用数种封装技术形成封装体140，例如是压缩成型(compression molding)、注射成型(injection molding)、液态封装型(liquid encapsulation)或转注成型(transfermolding)。
第一电容介电层150直接形成于于芯片座111的上表面111u上并与半导体芯片120以并排的方式(side by side)配置，即，第一电容介电层150与半导体芯片120实质上配置于同一横向结构层，如此可减少半导体封装件100的高度尺寸。第一电容介电层150位于芯片座111与第一电容导电层160之间，使芯片座111、第一电容介电层150与第一电容导电层160共同构成电容元件C，其中芯片座111与第一电容导电层160分别作为电容元件C的两电极。此电容元件C可通过焊线130电性连接于半导体芯片120及/或外引脚112。此外，第一电容介电层150较佳地由高介电值材料形成。
请参照图1B，其绘示图1A的电容元件的等效电路图。焊线130’的二端分别连接半导体芯片120与电容元件C，另一焊线130”的二端分别连外引脚112与电容元件C，而电容元件C的芯片座111可接地(grounding)。外引脚112可电性连接于外部电源。通过此设计，可把外部电源的低频干扰(Noise)通过电容元件C疏导至与芯片座111电性连接的接地端。在此设计下，电容元件C如同去耦电容(de-coupling capacitor)。
请参照图1C，其绘示图1A的俯视图。为了清楚表示，被封装体140覆盖的元件以实线表示。电容元件C的数量可以是二个，然此非用以限制本发明实施例，另一例中，电容元件C的数量可以是单个或二个以上。此外，任二电容元件C之间可通过焊线130并联或串联。
请参照图2，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件200例如是四方平面无引脚封装，其包括导线架110、半导体芯片120、焊线130、封装体140、第一电容介电层150、第一电容导电层160、第二电容介电层250、第二电容导电层260、第三电容介电层270及第三电容导电层280。第二电容介电层250形成于第一电容导电层160与第二电容导电层260之间且包括介电包覆部251，介电包覆部251包覆第一电容导电层160的一端160e1。第二电容导电层260包括一导电包覆部261，其从介电包覆部251外侧延伸至芯片座111，进而电性连接于芯片座111。导电包覆部261通过介电包覆部251与第一电容导电层160电性隔离。
第三电容介电层270形成于第二电容导电层260与第三电容导电层280之间且包括介电包覆部271，介电包覆部271包覆第二电容导电层260的一端260e1，其中第二电容导电层260的一端260e1与第一电容导电层160的一端160e1相对二端。
第三电容导电层280包括导电包覆部281，其从介电包覆部271外侧延伸至第一电容导电层160，进而电性连接于第一电容导电层160。导电包覆部281通过介电包覆部271与第二电容导电层260电性隔离。
芯片座111、第一电容介电层150与第一电容导电层160构成一第一电容元件，第一电容导电层160、第二电容介电层250与第二电容导电层260构成一第二电容元件，而第二电容导电层260、第三电容介电层270与第三电容导电层280构成一第三电容元件，其中第一电容元件、第二电容元件与第三电容元件并联而共同构成一多层的电容元件C，如此可提高电容介电值。另一实施例中，经过适当设计，亦可使第一电容元件、第二电容元件与第三电容元件串联成一多层的电容元件。此外，此多层电容元件C直向形成的结构，如此可节省半导体封装件200的横向面积。
请参照图3A，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件300例如是四方平面无引脚封装，其包括导线架110、半导体芯片120、焊线130、封装体140、电感介电层350及电感导电层360。
封装体140包覆半导体芯片120、电感介电层350、电感导电层360及焊线130。
电感介电层350直接地形成于芯片座111的上表面111u上，并与半导体芯片120以并排的方式配置。电感介电层350位于芯片座111的上表面111u与电感导电层360之间。此外，电感介电层350较佳地由低介电值材料形成，可减少或避免电感导电层360与芯片座111之间形成电容效应。
电感导电层360形成具有电感外形的电感元件L，其具有第一端360e1及第二端360e2。电感导电层360从内而外螺旋状地延伸，电感导电层360的第一端360e1螺旋状的外端，而电感导电层360的第二端360e2螺旋状的内端。电感导电层360的第一端360e1延伸至芯片座111上，而电性连接于芯片座111，而电感导电层360的第二端360e2可分别通过焊线130’及130”电性连接于半导体芯片120及外引脚112。
由于本发明实施例的电感元件L可整合于半导体封装件300的工艺中形成，可减少半导体封装件300的尺寸及/或成本。
请参照图3B，其绘示图3A的电感元件的等效电路图。焊线130’的二端分别连接半导体芯片120与电感元件L，另一焊线130”的二端分别连接外引脚112与电感元件L，而芯片座111可接地。由于外引脚112的外侧面112s从封装体140的外侧面140s露出，因此静电容易经由外引脚112进入半导体封装件300内部。然而，本例中，经由外引脚112的静电可通过电感元件L疏导至接地端，避免其损坏半导体封装件300的内部电子元件。
请参照图3C，其绘示图3A的俯视图。为了清楚表示，被封装体140覆盖的元件以实线表示。电感元件L的数量是单个，然此非用以限制本发明实施例，另一例中，电感元件L的数量可以是二个以上，当电感元件L的数量多个时，任二电感元件L可通过焊线130并联或串联。虽然图未绘示，然电感元件L可通过焊线130并联或串联于电容元件C。另一例中，图3C的半导体封装件300亦可省略电容元件C。
请参照图4A至4G，其绘示图1A的半导体封装件的制造过程图。
如图4A所示，提供一导线架110。导线架110包括彼此隔离的芯片座111及至少一外引脚112。
如图4B所示，以例如是网版印刷(screen printing)方式，通过网版180的镂空图案180a，形成第一电容介电层150于芯片座111上。
如图4C所示，以例如是材料形成技术，以图4B的网版180或相异网板做为遮罩(mask)，形成第一电容导电层160于第一电容介电层150上，使第一电容介电层150位于第一电容导电层160与芯片座111之间，而构成一电容元件C。由于本发明实施例的电容元件C可整合于半导体封装件100的工艺中形成，可减少半导体封装件100的尺寸及/或成本。
此处的材料形成技术例如是利用化学气相沉积、无电镀法(electrolessplating)、电解电镀(electrolytic plating)、印刷、旋涂、喷涂、溅镀(sputtering)或真空沉积法(vacuum deposition)。
如图4D所示，以例如是表面黏贴技术(Surface Mounted Technology,SMT)，设置半导体芯片120于芯片座111上，其中半导体芯片120与电容元件C以并排的方式配置于芯片座111上，亦即半导体芯片120与电容元件C配置于芯片座111同一横向结构层中。
如图4E所示，以例如是打线(wire-bonding)技术，形成至少一焊线130电性连接半导体芯片120、电容元件C与外引脚112，其中焊线130’电性连接半导体芯片120与电容元件C，而焊线130”电性连接电容元件C与外引脚112。
如图4F所示，以例如是压缩成型、注射成型、液态封装型或转注成型，形成封装体140包覆芯片座111、半导体芯片120、焊线130及电容元件C。
如图4G所示，单一化图4F的结构。例如，以例如是刀具或激光，形成至少一切割道P1经过封装体140及芯片座111，以形成至少一如图1A所示的半导体封装件100。单一化后，外引脚112形成外侧面112s，外引脚112的外侧面112s从封装体140的外侧面140s露出，且外引脚112的外侧面112s与封装体140的外侧面140s大致上对齐，如齐平。
请参照图5A至5F，其绘示图2的半导体封装件的制造过程图。
如图5A所示，在形成第一电容导电层160之后(图4C)，往第一方向D1位移网版180，使镂空图案180a露出第一电容介电层150的一端150e1及第一电容导电层160的一端160e1，使后续形成的第二电容介电层250(图5B)可包覆第一电容导电层160的一端160e1。本例中，第一方向D1为朝图示右边的方向，然亦可为朝图示左边的方向。
如图5B所示，以例如是网版印刷方式，通过网版180的镂空图案180a，形成第二电容介电层250于第一电容导电层160上。第二电容介电层250包括介电包覆部251，介电包覆部251包覆第一电容导电层160的一端160e1，使后续形成的第二电容导电层260(图5C)可通过介电包覆部251电性隔离于第一电容导电层160。
如图5C所示，往第一方向D1位移网版180，以露出介电包覆部251。然后，以网版180做为遮罩，使用例如是上述材料形成技术，通过网版180的镂空图案180a形成第二电容导电层260于第二电容介电层250上。然而，只要可形成第二电容导电层260即可，本步骤亦可在维持图5B的网版180的位置下进行。第二电容导电层260包括导电包覆部261，其从介电包覆部251外侧延伸至芯片座111，而电性连接于芯片座111。
如图5D所示，往第二方向D2位移网版180，使镂空图案180a露出第二电容介电层250的一端250e1及第二电容导电层260的一端260e1，使后续形成的第三电容介电层270(图5E)可包覆第二电容导电层260的一端260e1。第二方向D2与第一方向D1反向。
如图5E所示，以例如是网版印刷方式，通过网版180的镂空图案180a，形成第三电容介电层270于第二电容导电层260上。然而，只要可形成第三电容介电层270即可，本步骤亦可在维持图5C的网版180的位置下进行(即省略图5D的步骤)。第三电容介电层270包括介电包覆部271，介电包覆部271包覆第二电容导电层260的一端260e1，使后续形成的第三电容导电层280(图5F)可通过介电包覆部271电性隔离于第二电容导电层260。
如图5F所示，往第二方向D2位移网版180，以露出介电包覆部271。然后，采用网版180做为遮罩，以例如是上述材料形成技术，形成第三电容导电层280于第三电容介电层270上。然而，只要可形成第三电容导电层280即可，本步骤亦可在维持图5E的网版180的位置下进行。第三电容导电层280包括导电包覆部281，其从介电包覆部271延伸至第一电容导电层160，而电性连接于第一电容导电层160。
由上可知，形成介电层及导电层的步骤可分别采用相同网版完成，然亦可分别采用相异网版完成。此外，在介电层与导电层的形成步骤之间，可在维持网版的位置下进行下一步骤，然亦可在调整网版的位置后进行后续步骤。
图2的半导体封装件200的其它制造步骤相似于半导体封装件100的对应步骤，容此不再赘述。
请参照图6A至6C，其绘示图3A的半导体封装件的制造过程图。
如图6A所示，以例如是网版印刷，通过网版180的镂空图案180a，形成电感介电层350于芯片座111上。
如图6B所示，以例如是上述材料形成技术，采用具有镂空电感图案290a的遮罩290，形成电感导电层360于电感介电层350上，其中电感导电层360的第一端360e1延伸至芯片座111上，而电性连接于芯片座111。镂空电感图案290a包含开孔290a1及290a2，其中开孔290a1的位置对应电感导电层360的第一端360e1，以露出芯片座111的一部分及电感介电层350的一端350e1；如此，在电感导电层360形成后，电感导电层360的第一端360e1可覆盖部分芯片座111及电感介电层350的一端350e1。此外，开孔290a1的内径W1可大于其它开孔290a2的内径W2。
如图6C所示，以例如是表面黏贴技术，设置至少一半导体芯片120于芯片座111上。然后，以例如是打线技术，形成焊线130电性连接半导体芯片120与电感导电层360，其中一焊线130’电性连接半导体芯片120与电感导电层360的第二端360e2，而另一焊线130”电性连接外引脚112与电感导电层360的第二端360e2。
图3A的半导体封装件300的其它制造步骤相似于半导体封装件100的对应步骤，容此不再赘述。
综上所述，虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。

Claims (10)

1.一种半导体封装件，其特征在于，包括：
一导线架，包括一芯片座；
一半导体芯片，设于该芯片座上；
一第一电容介电层，形成于该芯片座上并与该半导体芯片并排地配置；
一第一电容导电层，形成于第一电容介电层上，且与该半导体芯片电性连接；
一第二电容介电层，形成于该第一电容导电层上且包括一介电包覆部，该介电包覆部包覆该第一电容导电层的一外侧面；
一第二电容导电层，形成于该第二电容介电层上，其中，该第二电容导电层从该介电包覆部的外侧延伸至该芯片座；以及
一封装体，包覆该半导体芯片、该第一电容导电层及该第一电容介电层。
2.如权利要求1所述的半导体封装件，其特征在于，更包括：
一第三电容介电层，形成于该第二电容导电层上且包括一介电包覆部，该第三电容介电层的该介电包覆部包覆该第二电容导电层的一外侧面，该第二电容导电层的该外侧面与该第一电容导电层的该外侧面相对；以及
一第三电容导电层，形成于该第三电容介电层上；
其中，该第三电容导电层从该第三电容介电层的该介电包覆部的外侧延伸至该第一电容导电层。
3.如权利要求1所述的半导体封装件，其特征在于，该封装体的一下表面与该芯片座的一下表面实质上对齐。
4.如权利要求2所述的半导体封装件，其特征在于，该芯片座、该第一电容介电层与该第一电容导电层构成一第一电容元件,该第一电容导电层、该第二电容介电层与该第二电容导电层构成一第二电容元件,而该第二电容导电层、该第三电容介电层与该第三电容导电层构成一第三电容元件。
5.一种半导体封装件，其特征在于，包括：
一导线架，包括一芯片座；
一半导体芯片，设于该芯片座上；
一电感介电层，直接地形成于该芯片座的上表面上，以与该半导体芯片并排地配置；
一电感导电层，形成于该电感介电层上并与该半导体芯片电性连接，且该电感导电层的一第一端延伸至该芯片座上；以及
一封装体，包覆该半导体芯片、该电感导电层及该电感介电层。
6.如权利要求5所述的半导体封装件，其特征在于，该电感导电层从呈螺旋状地延伸，该电感导电层的该第一端螺旋状的外端，而该电感导电层的一第二端螺旋状的内端。
7.一种半导体封装件的制造方法，其特征在于，包括：
提供一导线架，该导线架包括一芯片座；
形成一第一电容介电层于该芯片座上；
形成一第一电容导电层于该第一电容介电层上；
形成一第二电容介电层于该第一电容导电层上，其中该第二电容介电层包括一介电包覆部，该介电包覆部包覆该第一电容导电层的一端；
形成一第二电容导电层于该第二电容介电层上，其中该第二电容导电层从该介电包覆部延伸至该芯片座；
设置一半导体芯片于该芯片座上，其中该半导体芯片与该第一电容介电层并排地配置，并与该第一电容导电层电性连接；
形成一封装体包覆该芯片座、该半导体芯片、该第一电容导电层及该第一电容介电层；以及
形成一切割道经过该封装体。
8.如权利要求7所述的制造方法，其特征在于，更包括：
形成一第三电容介电层于该第二电容导电层上，其中该第三电容介电层包括一介电包覆部，该第三电容介电层的该介电包覆部包覆该第二电容导电层的一端，该第二电容导电层的该端与该第一电容导电层的由所述第二电容介电层的介电包覆部包覆的一端相对；以及
形成一第三电容导电层于该第三电容介电层上，其中该第三电容导电层从该第三电容介电层的该介电包覆部延伸至该第一电容导电层。
9.如权利要求7所述的制造方法，其特征在于，于形成该第一电容导电层的步骤由一印刷网版形成；于形成该第二电容导电层的步骤中包括：
位移该印刷网版，使该第二电容导电层从该介电包覆部延伸至该芯片座。
10.一种半导体封装件的制造方法，其特征在于，包括：
提供一导线架，该导线架包括一芯片座；
形成一电感介电层于该芯片座上；
形成一电感导电层于该电感介电层上，其中该电感导电层的一第一端延伸至该芯片座上；
设置一半导体芯片于该芯片座上，以与该电感介电层并排地配置，并与该电感导电层电性连接；
形成一封装体包覆该半导体芯片、该电感导电层及该电感介电层；以及
形成一切割道经过该封装体。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110600455A (zh) * 2019-09-25 2019-12-20 江苏盐芯微电子有限公司 一种内置电容的ic芯片及封装方法
CN113113319A (zh) * 2021-03-23 2021-07-13 江西慧光微电子有限公司 引线框架及其制作方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10211179B2 (en) * 2016-04-20 2019-02-19 Rohm Co., Ltd. Semiconductor device
CN106952896B (zh) * 2017-04-07 2019-08-23 上海莱狮半导体科技有限公司 一种电容以及一种开关电源ac-dc电路
TWI728672B (zh) * 2020-01-22 2021-05-21 艾格生科技股份有限公司 散熱型電子裝置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4714952A (en) * 1984-11-01 1987-12-22 Nec Corporation Capacitor built-in integrated circuit packaged unit and process of fabrication thereof
US6335564B1 (en) * 1998-05-06 2002-01-01 Conexant Systems, Inc. Single Paddle having a semiconductor device and a passive electronic component
US20050224937A1 (en) * 2004-04-09 2005-10-13 Chien-Chen Lee Exposed pad module integrated a passive device therein
CN102624225A (zh) * 2011-01-28 2012-08-01 精材科技股份有限公司 电源模组及其封装方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7920043B2 (en) * 2005-10-27 2011-04-05 Kabushiki Kaisha Toshiba Planar magnetic device and power supply IC package using same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4714952A (en) * 1984-11-01 1987-12-22 Nec Corporation Capacitor built-in integrated circuit packaged unit and process of fabrication thereof
US6335564B1 (en) * 1998-05-06 2002-01-01 Conexant Systems, Inc. Single Paddle having a semiconductor device and a passive electronic component
US20050224937A1 (en) * 2004-04-09 2005-10-13 Chien-Chen Lee Exposed pad module integrated a passive device therein
CN102624225A (zh) * 2011-01-28 2012-08-01 精材科技股份有限公司 电源模组及其封装方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110600455A (zh) * 2019-09-25 2019-12-20 江苏盐芯微电子有限公司 一种内置电容的ic芯片及封装方法
CN113113319A (zh) * 2021-03-23 2021-07-13 江西慧光微电子有限公司 引线框架及其制作方法
CN113113319B (zh) * 2021-03-23 2023-02-10 江西新菲新材料有限公司 引线框架及其制作方法

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