CN105911460A - 具有同步信号自校准功能的多通道逻辑分析仪 - Google Patents

Abstract

本发明公开了一种具有同步信号自校准功能的多通道逻辑分析仪，在多通道逻辑分析仪中增加了校准信号产生模块、通路选择模块、边沿检测模块和偏差计算模块，其中校准信号产生模块用于产生校准信号，校准信号在一次采集的校准数据存储过程中仅出现一次信号沿的跳变；通路选择模块用于进行校准模式和正常采集模式间切换；边沿检测模块对每个通道校准信号的采集数据进行边沿检测，检测得到该通道存储数据中跳变沿所在采样点在存储数据中的序号；偏差计算模块根据跳变沿采样点序号计算各个通道相对于参考通道的同步偏差值，发送给上位机用于对实际采集数据进行同步。采用本发明可以准确检测各通道间的相对同步偏差并进行修正，实现多通道间的精确同步。

Description

具有同步信号自校准功能的多通道逻辑分析仪

技术领域

本发明属于逻辑分析仪技术领域，更为具体地讲，涉及一种具有同步信号自校准功能的多通道逻辑分析仪。

背景技术

数字电路的飞速发展，带来数据域通用测试仪器——逻辑分析仪采样分析速率的提高，意味着高速逻辑分析仪对通道数据的分析更加精细。同时作为多通道的测试仪器，逻辑分析仪常用于同时观测和分析多路数字信号之间的逻辑和时序关系，因此多通道间的同步一直以来都作为衡量一台逻辑分析仪分析性能好坏的关键指标。多通道间同步效果越好，那么对于多路信号的观测和分析将会更加准确，极高的准确性正是通用测试的基本前提。但是由于仪器自身通道设计和通道电路本身的细微差别；各通道间采样时钟不同步；启动采集的时刻不相同；触发和存储相互独立等原因，均会造成最终各通道采样后的数据会存在附加的同步偏差。

图1是16个通道同步偏差示意图。如图1所示，表示16个通道同时对相同的数字信号进行采样，前面提到由于逻辑分析仪自身的原因使得最后16个通道出现某些通道相对超前，而某些通道又相对滞后的情况。而这个同步偏差在逻辑分析仪分析速率较低的情况下对仪器性能的影响不太明显，例如一台逻辑分析仪的最大定时分析速率为1GS/s，那么这台逻辑分析仪的取样点间隔最小为1ns，也就是说这种情况下欲影响仪器性能，同步偏差将为ns级别。如果对于一台最大定时分析速率为20GS/s的高速逻辑分析仪来说，其最小取样时间间隔仅为50ps，显然ns级别的偏差将大大降低其分析性能。

发明内容

本发明的目的在于克服现有技术的不足，提供一种具有同步信号自校准功能的多通道逻辑分析仪，准确检测各通道间的相对同步偏差并进行修正，实现多通道间的精确同步。

为实现上述发明目的，本发明具有同步信号自校准功能的多通道逻辑分析仪包括探头电路、比较器、电平转换电路、采样电路、触发模块、主控模块、存储模块、接口模块、门限控制电路和DAC门限控制模块，其中DAC门限控制模块生成门限阈值发送给门限控制电路，门限控制电路输出门限阈值电平发送给比较器；探头电路将采集数据送给比较器；比较器根据探头电路送入的采集数据和门限阈值电平完成模数转换，得到电平逻辑；电平转换电路把电平逻辑转换成低压差分信号；采样电路根据触发信号对低压差分信号进行采集和串并转换；触发模块对采集数据进行触发判断，将满足触发条件的数据存入存储模块中；主控模块用于对各个模块进行控制；触发模块、主控模块、存储模块通过接口模块与上位机连接，供上位机进行触发、存储等参数设置和触发采集数据读取；此外还包括校准信号产生模块、通路选择模块、边沿检测模块和偏差计算模块；

在多通道逻辑分析仪初始化时，校准信号产生模块向通路选择模块发送校准选通信号，生成1路校准信号，校准信号的周期T_A满足D/K＜T_A＜2D/K，D表示单个通道的存储深度，K表示单个通道的采集速率，然后将1路校准信号分路成N路校准信号进行发送，N表示多通道逻辑分析仪的通道数；

通路选择模块接收到校准信号产生模块发送的校准选通信号后，连通校准信号产生模块和探头电路，探头电路接收校准信号产生模块发送的N路校准信号；

边沿检测模块包括N个边沿检测器，在每次触发采集时，每个边沿检测器分别实时获取采样电路发送给存储模块的一个通道存储数据，检测得到该通道存储数据中的跳变沿所在采样点在存储数据中的序号，记第k次采集中第i个通道存储数据中跳变沿采样点序号为K表示触发采集次数，i＝0,1,…,N-1；边沿检测模块将得到的N个通道的跳变沿采样点序号发送给偏差计算模块；

偏差计算模块在接收到K次触发采集的跳变沿采样点序号后，计算每个通道相对于参考通道i₀的同步偏差值C_i：

$C_i=\left|\frac{{\mathrm{\Σ}}_{k=1}^K(M_i^k-M_{i_0}^k)}{K}\right|$

其中，i₀表示预设的参考通道序号；

偏差计算模块将计算得到的N个通道的同步偏差值C_i通过接口模块发送给上位机，然后向校准信号产生模块发送校准结束信号；校准信号产生模块接收到校准结束信号后，停止发送校准信号，向通道选择电路发送采集选通信号；通道选择电路在接收到采集选通信号后，断开校准信号产生模块和探头电路之间的连接，将数据信号源接入探头电路，将多通道逻辑分析仪切换到正常采集模式；上位机在读取触发采集数据时，根据N个通道的同步偏差值C_i将触发采集数据进行时移处理，对触发采集数据进行同步。

本发明具有同步信号自校准功能的多通道逻辑分析仪，在多通道逻辑分析仪中增加了校准信号产生模块、通路选择模块、边沿检测模块和偏差计算模块，其中校准信号产生模块用于产生校准信号，校准信号在一次采集的校准数据存储过程中仅出现一次信号沿的跳变；通路选择模块用于进行校准模式和正常采集模式间切换；边沿检测模块对每个通道校准信号的采集数据进行边沿检测，检测得到该通道存储数据中跳变沿所在采样点在存储数据中的序号；偏差计算模块根据跳变沿采样点序号计算各个通道相对于参考通道的同步偏差值，发送给上位机用于对实际采集数据进行同步。

本发明通过合理设置校准信号，根据校准信号的采集数据中跳变沿采样点序号来计算各通道相对于参考通道的同步偏差值，从而在上位机中根据同步偏差值对实际采集数据进行修正，实现多通道间的精确同步。

附图说明

图1是16个通道同步偏差示意图；

图2是本发明具有同步信号自校准功能的多通道逻辑分析仪的结构图；

图3是本实施例中边沿检测器的结构图；

图4是本实施例中校准信号波形图；

图5是本实施例中某次同步偏差示意图；

图6是当前通道相对于参考通道滞后的偏差调整示例图；

图7是当前通道相对于参考通道提前的偏差调整示例图。

具体实施方式

下面结合附图对本发明的具体实施方式进行描述，以便本领域的技术人员更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。

经过分析和实验得知，逻辑分析仪自身原因引起的同步偏差，在整个通道数据采集分析过程的各环节不改变的情况下为一个固定不变的值，也即逻辑分析仪上电后正常工作，每次采集分析时各通道间的同步偏差固定不变。因此发明在通道中引入同步信号自校准电路，使得逻辑分析仪在上电初始化完成后，能够在正常采集之前就可以预先得到各通道间的相对同步偏差。这样在正常采集的时候将预先得到的偏差值修正到通道采集数据中，从而实现多通道间的精确同步。

图2是本发明具有同步信号自校准功能的多通道逻辑分析仪的结构图。如图2所示，与常用的多通道逻辑分析仪一样，本发明具有同步信号自校准功能的多通道逻辑分析仪包括探头电路3、比较器4、电平转换电路5、采样电路6、触发模块7、主控模块8、存储模块9、接口模块10、门限控制电路11和DAC(Digital to analog converter，数字模拟转换器)门限控制模块12，其中DAC门限控制模块12生成门限阈值发送给门限控制电路11，门限控制电路11输出门限阈值电平发送给比较器4；探头电路3用于采集数据发送给比较器4；比较器4根据探头电路3的采集数据和门限阈值电平完成模数转换；电平转换电路5把电平逻辑转换成LVDS(Low Voltage Differential Signal，低压差分信号)，便于FPGA能准确接收数据。FPGA中的采样电路6、触发模块7、主控模块8、存储模块9配合完成数据的采集与存储。由于现有多通道逻辑分析仪的采集速率都很高，即采集数据的速率较高，不适应FPGA的处理，因此采样电路6在根据触发信号对低压差分信号进行数据采集时，还需要对采集数据进行串并转换，将采集数据转换成低速数据。触发模块7对采集数据进行触发判断，将满足触发条件的数据存入存储模块9中。主控模块8用于对FPGA中各个模块进行控制。触发模块7、主控模块8、存储模块9通过接口模块10与上位机连接，供上位机进行触发、存储等参数设置和触发采集数据读取。在FPGA中还存在时钟管理模块，用于向其他模块提供内部运行时钟，为了图形简洁，图2中未绘制时钟管理模块及其与其他模块的内部运行时钟连线。

除了常规模块以外，本发明的多通道逻辑分析仪还增加了校准信号产生模块1、通路选择模块2、边沿检测模块13和偏差计算模块14，在多通道逻辑分析仪初始化时，由这4个模块联同其他模块一起实现多通道逻辑分析仪的同步信号自核准。同步信号自校准完成后，这4个模块则停止工作，由其他模块进行常规的数据采集与处理。

在多通道逻辑分析仪初始化时，校准信号产生模块1向通路选择模块2发送校准选通信号，生成1路校准信号，然后将1路校准信号分路成N路校准信号进行发送，N表示多通道逻辑分析仪的通道数。为了保证在每次采集的整个校准数据存储过程中仅出现一次信号沿的跳变，需要根据存储模块9对于单通道的存储深度(一次数据采集所能存储的采样点数)对该校准信号的周期进行设置。记采样电路8中单个通道的采集速率为K，存储深度为D，那么对于单个通道，其采样点之间的时间间隔为1/K，一次数据采集所覆盖的时长为D/K。那么校准信号的周期T_A应该大于D/K。同时为确保总会出现沿，因此校准信号的半周期应小于D/K，则校准信号的周期T_A应满足D/K＜T_A＜2D/K。

通路选择模块2接收到校准信号产生模块1发送的校准选通信号后，连通校准信号产生模块1和探头电路3，探头电路3接收校准信号产生模块1发送的N路校准信号。经由比较器4、电平转换电路5和采样电路6进行数据采集，由主控模块8控制触发模块7采用触发信号，对采样电路6采集的数据进行触发采集，触发采集得到的数据存储至存储模块9，共计进行K次触发采集，K可以根据实际情况设置，其取值范围为K≥1。

边沿检测模块13包括N个边沿检测器，在每次触发采集时，每个边沿检测器分别实时获取采样电路6发送给存储模块9的一个通道存储数据，检测得到该通道存储数据中的跳变沿所在采样点在存储数据中的序号，记第k次采集中第i个通道存储数据中跳变沿采样点序号为边沿检测模块13将得到的N个通道的跳变沿采样点序号发送给偏差计算模块14。

偏差计算模块14在接收到K次触发采集的跳变沿采样点序号后，计算每个通道相对于参考通道i₀的同步偏差值C_i：

$C_i=\left|\frac{{\mathrm{\Σ}}_{k=1}^K(M_i^k-M_{i_0}^k)}{K}\right|$

其中，i₀表示参考通道序号，根据实际需要选择。

在同步偏差值计算中，由于要进行平均，理论上来讲可能得到非整数的同步偏差值，但是因为多通道逻辑分析仪得到的是数字信号，同步偏差值只能是整数，而且在FPGA中平均结果也只能是整数，因此同步偏差值C_i的计算公式中写为取整。

此时完成了校准模式下的校准数据记录，如果C_i的值为正数，则表明第i个通道相对于参考通道i₀采样滞后，反之若C_i的值为负数，则表明第i个通道相对于参考通道i₀采样超前。

偏差计算模块14将计算得到的N个通道的同步偏差值C_i通过接口模块10发送给上位机，然后向校准信号产生模块1发送校准结束信号。

校准信号产生模块1接收到校准结束信号后，停止发送校准信号，向通道选择电路2发送采集选通信号。通道选择电路2在接收到采集选通信号后，断开校准信号产生模块1和探头电路3之间的连接，将数据信号源接入探头电路3，从而将多通道逻辑分析仪切换到正常采集模式，上位机在在读取触发采集数据时，就可以根据N个通道的同步偏差值C_i将触发采集数据进行时移处理，对触发采集数据进行同步，从而恢复出高同步精度的通道数据。

根据以上说明可知，边沿检测模块13用于对存储数据的跳变沿进行检测，是实现本发明目的的重要模块。边沿检测模块13中边沿检测器的具体实现方式可以根据需要来进行设计。图3是本实施例中边沿检测器的结构图。如图3所示，本实施例的边沿检测器包括上升沿检测模块31、下降沿检测模块32、或门33、时钟计数器34和跳变沿序号计算模块35。

在目前的多通道逻辑分析仪中，由于采集速率较高，采样电路6会进行串并转换进行降速。假定并行数据有Q路，那么在内部运行时钟的一个时钟下将会有Q个数据同时到达，在Q个数据中记第0位为最先采集数据，第Q-1位为最后采集数据。本实施例中每个通道20GS/s定时采样后的数据，串并转换得到64位并行数据，那么并行数据的速率312.5MHz，也即一个时钟下将同时有64位的数据进行存储，记并行数据datain[63:0]，可知并行数据总跟随内部运行时钟clkin更新。

那么在并行数据下本实施例中边沿检测器各个模块的工作过程为：上升沿检测模块31对当前时刻并行数据从低位到高位依次判断是否存在从0到1的跳变，其中最低位数据与前一时刻的最高位数据比较(也就是说，上升沿检测模块31需要对每时刻的并行数据最高位进行缓存)。如果存在上升沿则将标志P_Edge置1，锁存上升沿出现的数据位序号B并发送给跳变沿序号计算模块35，否则将标志P_Edge置0。

下降沿检测模块32对当前时刻并行数据从低位到高位依次判断是否存在从1到0的跳变，其中最低位数据与前一时刻的最高位数据比较(同样地，下降沿检测模块31需要对每时刻的并行数据最高位进行缓存)。如果存在下降沿则将标志N_Edge置1，锁存下降沿出现的数据位序号B并发送给跳变沿序号计算模块35，否则将标志N_Edge置0。

或门33将标志P_Edge和标志N_Edge进行或操作，得到标志Edge。根据本发明中校准信号的设置可知，整个边沿检测过程中仅有一次边沿的跳变，因此一次采集进程中P_Edge与N_Edge有且仅有一个会被置1，置1后即标志Edge为1。

时钟计数器34在边沿检测开始时，对内部运行时钟clkin进行计数。在计数过程中监测标志Edge，一旦标志Edge为1时即停止计数，将当前得到的时钟数A发送给跳变沿序号计算模块35。

跳变沿序号计算模块35根据接收的上升沿或下降沿的数据位序号B和时钟数A计算当前通道的跳变沿采样点序号为M＝Q×A+B。

实施例

为了验证本发明的技术效果，采用一个具体的实验例对本发明进行实验验证。以20GS/s定时分析速率的16通道逻辑分析仪为例，该逻辑分析仪数据采集中，数据总吞吐率高达20Gbps*16＝320Gbps，为保证采集的数据均能够存储，因此以牺牲存储深度的方式，采用FPGA内部SRAM资源进行数据的存储，每个通道存储深度为20Kpts(20480个存储点)。而FPGA内部SRAM资源有限，尤其在高采样率时，在较小的存储空间内，更难在校准模式下完成相对同步偏差的记录，因此应合理控制校准信号的频率。单个通道采样存储点间隔为50ps，那么20K的存储深度将存储1.024us的校准数据。根据本发明中对校准信号周期的设置可知，本实施例中校准信号的周期1.024us＜T_A＜2.048us，设置T_A＝1.25us。

图4是本实施例中校准信号波形图。如图4所示，FPGA内部运行时钟clkin的频率为40MHz，校准信号生成模块1通过计数分频来得到校准信号，即对内部运行时钟clkin上升沿计数，计满25个时钟clkin后，输出时钟clkout翻转一次。这样整个校准信号clkout周期即为：25ns*50＝1.25us，且占空比为50％，满足本发明对校准信号的周期要求。

图5是本实施例中某次同步偏差示意图。如图5所示，以CH0(通道0)为参考通道，则CH0、CH1、CH2...CH11、CH12、CH13、CH14、CH15这16个通道此次校准模式下的同步偏差为0、2、-1…1、0、-2、1、2(其中正数表示相对CH0超前，负数表示相对CH0滞后)。本实施例中共计进行10次数据采集，然后平均得到同步偏差值为(0、2、-1…1、0、-2、1、2)。

校准完成后通过设置采集选通信号将多通道逻辑分析仪切换至正常采集模式，上位机根据同步偏差值对各通道的采集数据进行时移调整。图6是当前通道相对于参考通道滞后的偏差调整示例图。图7是当前通道相对于参考通道提前的偏差调整示例图。如图6和图7所示，根据同步偏差值即可对各通道的采集数据进行调整，从而实现各通道数据同步，为后续处理提供同步性更好的数据。

尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。

Claims (2)

1.一种具有同步信号自校准功能的多通道逻辑分析仪，包括探头电路、比较器、电平转换电路、采样电路、触发模块、主控模块、存储模块、接口模块、门限控制电路和DAC门限控制模块，其中DAC门限控制模块生成门限阈值发送给门限控制电路，门限控制电路输出门限阈值电平发送给比较器；探头电路将采集数据送给比较器；比较器根据探头电路送入的采集数据和门限阈值电平完成模数转换，得到电平逻辑；电平转换电路把电平逻辑转换成低压差分信号；采样电路根据触发信号对低压差分信号进行采集和串并转换；触发模块对采集数据进行触发判断，将满足触发条件的数据存入存储模块中；主控模块用于对各个模块进行控制；触发模块、主控模块、存储模块通过接口模块与上位机连接，供上位机进行触发、存储等参数设置和触发采集数据读取；其特征在于，还包括校准信号产生模块、通路选择模块、边沿检测模块和偏差计算模块；

在多通道逻辑分析仪初始化时，校准信号产生模块向通路选择模块发送校准选通信号，生成1路校准信号，校准信号的周期T_A满足D/K＜T_A＜2D/K，D表示单个通道的存储深度，K表示单个通道的采集速率，然后将1路校准信号分路成N路校准信号进行发送，N表示多通道逻辑分析仪的通道数；

通路选择模块接收到校准信号产生模块发送的校准选通信号后，连通校准控制模块和探头电路，探头电路接收校准信号产生模块发送的N路校准信号；

边沿检测模块包括N个边沿检测器，在每次触发采集时，每个边沿检测器分别实时获取采样电路发送给存储模块的一个通道存储数据，检测得到该通道存储数据中的跳变沿所在采样点在存储数据中的序号，记第k次采集中第i个通道存储数据中跳变沿采样点序号为k＝1,2,…,K，K表示触发采集次数，i＝0,1,…,N-1；边沿检测模块将得到的N个通道的跳变沿采样点序号发送给偏差计算模块；

偏差计算模块在接收到K次触发采集的跳变沿采样点序号M_i ^k后，计算每个通道相对于参考通道i₀的同步偏差值C_i：

$C_i=\left|\frac{{\mathrm{\Σ}}_{k=1}^K(M_i^k-M_{i_0}^k)}{K}\right|$

其中，i₀表示预设的参考通道序号；

偏差计算模块将计算得到的N个通道的同步偏差值C_i通过接口模块发送给上位机，然后向校准信号产生模块发送校准结束信号；校准信号产生模块接收到校准结束信号后，停止发送校准信号，向通道选择电路发送采集选通信号；通道选择电路在接收到采集选通信号后，断开校准信号产生模块和探头电路之间的连接，将数据信号源接入探头电路，将多通道逻辑分析仪切换到正常采集模式；上位机在读取触发采集数据时，根据N个通道的同步偏差值C_i将触发采集数据进行时移处理，对触发采集数据进行同步。

2.根据权利要求1所述的多通道逻辑分析仪，其特征在于，所述边沿检测模块包括上升沿检测模块、下降沿检测模块、或门、时钟计数器和跳变沿序号计算模块，其中：

上升沿检测模块对当前时刻并行数据从低位到高位依次判断是否存在从0到1的跳变，其中最低位数据与前一时刻的最高位数据比较，并行数据中数据位越低，采集时间越早；如果存在上升沿则将标志P_Edge置1，锁存上升沿出现的数据位序号B并发送给跳变沿序号计算模块，否则将标志P_Edge置0；

下降沿检测模块32对当前时刻并行数据从高位到低位依次判断是否存在从1到0的跳变，其中最低位数据与前一时刻的最高位数据比较；如果存在下降沿则将标志N_Edge置1，锁存下降沿出现的数据位序号B并发送给跳变沿序号计算模块，否则将标志N_Edge置0；

或门将标志P_Edge和标志N_Edge进行或操作，得到标志Edge；

时钟计数器在边沿检测开始时，对内部运行时钟进行计数；在计数过程中监测标志Edge，一旦标志Edge为1时即停止计数，将当前得到的时钟数A发送给跳变沿序号计算模块；

跳变沿序号计算模块35根据接收的上升沿或下降沿的数据位序号B和时钟数A计算当前通道的跳变沿采样点序号为M＝Q×A+B。