CN109633508B - 数字集成电路测试系统中采集通道同步性检测方法 - Google Patents

数字集成电路测试系统中采集通道同步性检测方法 Download PDF

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Abstract

本发明公开了一种数字集成电路测试系统中采集通道同步性检测方法，根据需要选择一个通道作为基准通道，其余作为待检测通道，将数字集成电路测试系统的工作时钟降频后作为校准信号，将校准信号进行延时后发送到基准通道和待检测通道，且延时按照预设调整步长增加，将工作时钟进行倍频作为采样时钟，对基准通道和第n个待检测通道的采集信号进行采样，根据延时增加过程中基准通道和待检测通道所得到的采样信号进行判断，从而确定待检测通道相对于基准通道的延时。本发明能够检测小于采样周期的通道延时，测量精度由延时精度决定，可以大大降低对采样时钟频率的要求，降低整个方法的实现复杂度。

Description

数字集成电路测试系统中采集通道同步性检测方法
技术领域
本发明属于数字集成电路测试系统技术领域，更为具体地讲，涉及一种数字集成电路测试系统中采集通道同步性检测方法。
背景技术
随着科学技术的不断进步，集成电路的速度不断加快，性能越来越复杂、引脚数量越来越多。这些高集成度的电路仅仅通过有限的引脚与外部电路连接，给如何判断集成电路的好坏带来很多困难，对检验集成电路功能、性能的集成电路测试设备提出了更高的要求。
随着数字集成电路运行速度的加快和外部引脚的逐步增加，数字集成电路测试系统的输出信号速率已经达到几G bps、通道数早已超过1000个。同时，由于芯片运行速度以及同测、并测等方面的需求，对通道间同步的要求也是越来越高(已经达到ps级别)。因此，急需一种高精度的通道同步性检测方法来为同步误差的补偿提供基础。
目前最常用的通道同步性检测方法是基于高精度采样的通道同步性检测方法。图1是基于高精度采样的通道同步性检测方法示意图。如图1所示，基于高精度采样的通道同步性检测方法采用高速高精度的采样模块对需要检测的通道信号进行采集，记录其输出相同信号的相同边沿间的延迟时间，从而得到通道之间的延时误差。但是这种方法会受到采样频率限制，按照采样定理，如果要采集到两个通道间的延迟误差Δt，采样时钟频率f必须满足：f≥2/Δt。例如：当Δt＝100ps时，f≥20GHz，实际实现起来非常困难，成本会大幅增加。
发明内容
本发明的目的在于克服现有技术的不足，提供一种数字集成电路测试系统中采集通道同步性检测方法，实现对小于采样周期的通道延时的准确检测。
为实现上述发明目的，本发明数字集成电路测试系统中采集通道同步性检测方法包括以下步骤：
S1：在数字集成电路测试系统的N个采集通道中，根据需要选择一个通道作为基准通道，其他N-1个采集通道作为待检测通道；
S2：令待检测通道序号n＝1；
S3：初始化校准信号延时T＝0，检测标识FLAG＝0；
S4：将数字集成电路测试系统的工作时钟进行M倍降频作为校准信号，M的大小根据实际需要确定，对校准信号进行T的延时后发送给基准通道和第n个待检测通道；
S5：将数字集成电路测试系统的工作时钟进行K倍频作为采样时钟，对基准通道和第n个待检测通道的采集信号进行采样，K的大小根据实际需要确定，分别记基准通道和第n个待检测通道得到的采样信号为A和B；
S6：判断是否检测标识FLAG＝0，如果是，进入步骤S7，否则进入步骤S9；
S7：判断是否采样信号A和B相同，如果相同，进入步骤S16，如果不同，进入步骤S8；
S8：令检测标识FLAG＝1，进入步骤S16；
S9：判断是否检测标识FLAG＝1，如果是，进入步骤S10，否则进入步骤S12；
S10：判断是否采样信号A和B相同，如果不同，进入步骤S16，如果相同，进入步骤S11；
S11：令检测标识FLAG＝2，进入步骤S16；
S12：判断是否检测标识FLAG＝2，如果是，进入步骤S13，否则进入步骤S15；
S13：判断是否采样信号A和B相同，如果相同，进入步骤S16，如果不同，进入步骤S14；
S14：令检测标识FLAG＝3，记录此时的校准信号延时为T1，即令T1＝T，进入步骤S16；
S15：判断是否采样信号A和B相同，如果不同，进入步骤S16，如果相同，进入步骤S17；
S16：令校准信号延时T＝T+τ，τ表示延时调整步长，返回步骤S4；
S17：记录此时的校准信号延时为T2，即令T2＝T；
S18：计算第n个待检测通道相对于基准通道的延时Δtn＝T2-T1；
S19：判断是否n＜N-1，如果是，进入步骤S20，否则同步性检测结束；
S20：令n＝n+1，返回步骤S3。
本发明数字集成电路测试系统中采集通道同步性检测方法，根据需要选择一个通道作为基准通道，其余作为待检测通道，将数字集成电路测试系统的工作时钟降频后作为校准信号，将校准信号进行延时后发送到基准通道和待检测通道，且延时按照预设调整步长增加，将工作时钟进行倍频作为采样时钟，对基准通道和第n个待检测通道的采集信号进行采样，根据延时增加过程中基准通道和待检测通道所得到的采样信号进行判断，从而确定待检测通道相对于基准通道的延时。本发明能够检测小于采样周期的通道延时，测量精度由延时精度决定，可以大大降低对采样时钟频率的要求，降低整个方法的实现复杂度。
附图说明
图1是基于高精度采样的通道同步性检测方法示意图；
图2是本发明数字集成电路测试系统中采集通道同步性检测方法的具体实施方式流程图；
图3是本实施例中的波形示例图。
具体实施方式
下面结合附图对本发明的具体实施方式进行描述，以便本领域的技术人员更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。
实施例
图2是本发明数字集成电路测试系统中采集通道同步性检测方法的具体实施方式流程图。如图2所示，本发明数字集成电路测试系统中采集通道同步性检测方法的具体步骤包括：
S201：确定基准通道：
在数字集成电路测试系统的N个采集通道中，根据需要选择一个通道作为基准通道，其他N-1个采集通道作为待检测通道。
S202：令待检测通道序号n＝1。
S203：初始化校准信号延时T＝0，检测标识FLAG＝0。
S204：校准信号延时：
将数字集成电路测试系统的工作时钟进行M倍降频作为校准信号，M的大小根据实际需要确定，对校准信号进行T的延时后发送给基准通道和第n个待检测通道。进行降频的原因是如果校准信号的频率太高，可能会出现通道延时大于校准信号周期的情况，无法分辨不同通道时钟边沿的对应关系。
S205：信号采样：
将数字集成电路测试系统的工作时钟进行K倍频作为采样时钟，对基准通道和第n个待检测通道的采集信号进行采样，K的大小根据实际需要确定，分别记基准通道和第n个待检测通道得到的采样信号为A和B。
S206：判断是否检测标识FLAG＝0，如果是，进入步骤S207，否则进入步骤S209。
S207：判断是否采样信号A和B相同，如果相同，进入步骤S216，如果不同，进入步骤S208。
S208：令检测标识FLAG＝1，进入步骤S216。
S209：判断是否检测标识FLAG＝1，如果是，进入步骤S210，否则进入步骤S212。
S210：判断是否采样信号A和B相同，如果不同，进入步骤S216，如果相同，进入步骤S211。
S211：令检测标识FLAG＝2，进入步骤S216。
S212：判断是否检测标识FLAG＝2，如果是，进入步骤S213，否则进入步骤S215。
S213：判断是否采样信号A和B相同，如果相同，进入步骤S216，如果不同，进入步骤S214。
S214：令检测标识FLAG＝3，记录此时的校准信号延时为T1，即令T1＝T，进入步骤S216。
S215：判断是否采样信号A和B相同，如果不同，进入步骤S216，如果相同，进入步骤S217。
S216：令校准信号延时T＝T+τ，τ表示延时调整步长，返回步骤S204。
S217：记录此时的校准信号延时为T2，即令T2＝T。
S218：计算通道延时：
计算第n个待检测通道相对于基准通道的延时Δtn＝T2-T1。
S219：判断是否n＜N-1，如果是，进入步骤S220，否则同步性检测结束。
S220：令n＝n+1，返回步骤S203。
根据以上步骤可知，在本发明中，校准信号来源于数字集成电路测试系统的工作时钟，其与测试系统工作时钟具有固定的时序关系，可以确保各个采集通道采集的时序一致，通道间延时误差Δtn恒定不变。同时，由于采样时钟也采用测试系统的工作时钟倍频得到，与校准信号的相位关系也是基本不变的。在这个前提下，可以认为在本发明执行过程中，采样时钟与被采集的到达通道的校准信号之间的时序相位稳定不变。
根据以上判断流程可知，为了提高判断的效率，在步骤S205中优选设置采样信号的长度大于校准信号的周期，这样就可以避免仅采集周期内的部分数据而造成的需要多次延时和判断才能得到准确结果的情况。
为了更好地说明本发明的技术效果，采用一个具体实施例对本发明进行详细说明。本实施例中数字集成电路测试系统采用25GHz的工作时钟，因此进行采集的采样周期为40ps。为了方便说明，本实施例中采样信号仅列出校准信号上升沿前后时刻的采样值。图3是本实施例中的波形示例图。表1是本实施例中不对校准信号进行延时时基准通道和待检测通道对校准信号进行采集得到的采样信号。
采样信号 n时刻 n+1时刻 n+2时刻 n+3时刻 n+4时刻 n+5时刻
基准通道 0 1 1 1 1 1
待检测通道 0 0 1 1 1 1
表1
不对校准信号进行延时直接进行采集就相当于现有的基于直接采集的检测方法。如果以表1中的采样信号为基础进行计算，待检测通道与基准通道之间的延时误差为1个采样间隔，即40ps，但是从图3中可以看出，该结果与实际值相差很大。
在本发明中，表1数据应当是在检测标识FLAG＝0时进行采样的，而采样信号A和B不同，因此应当令检测标识FLAG＝1，然后进行延时。本实施例中设置延时调整步长为10ps，因此下一次延时应为10ps。
表2是本实施例中对校准信号进行10ps延时后基准通道和待检测通道对校准信号进行采集得到的采样信号。
采样信号 n时刻 n+1时刻 n+2时刻 n+3时刻 n+4时刻 n+5时刻
基准通道 0 0 1 1 1 1
待检测通道 0 0 1 1 1 1
表2
如表2所示，此时是在检测标识FLAG＝1时进行采样的，而采样信号A和B相同，因此应当令检测标识FLAG＝2，继续进行延时。
表3是本实施例中对校准信号进行20ps延时后基准通道和待检测通道对校准信号进行采集得到的采样信号。
采样信号 n时刻 n+1时刻 n+2时刻 n+3时刻 n+4时刻 n+5时刻
基准通道 0 0 1 1 1 1
待检测通道 0 0 1 1 1 1
表3
如表3所示，此时是在检测标识FLAG＝2时进行采样的，而采样信号A和B相同，不改变检测标识，继续进行延时。
表4是本实施例中对校准信号进行30ps延时后基准通道和待检测通道对校准信号进行采集得到的采样信号。
采样信号 n时刻 n+1时刻 n+2时刻 n+3时刻 n+4时刻 n+5时刻
基准通道 0 0 1 1 1 1
待检测通道 0 0 0 1 1 1
表4
如表4所示，此时是在检测标识FLAG＝2时进行采样的，而采样信号A和B不同，令检测标识FLAG＝3，记录此时的校准信号延时T1＝30ps，继续进行延时。
表5是本实施例中对校准信号进行40ps延时后基准通道和待检测通道对校准信号进行采集得到的采样信号。
采样信号 n时刻 n+1时刻 n+2时刻 n+3时刻 n+4时刻 n+5时刻
基准通道 0 0 1 1 1 1
待检测通道 0 0 0 1 1 1
表5
如表5所示，此时是在检测标识FLAG＝3时进行采样的，而采样信号A和B不同，不改变检测标识，继续进行延时。
表6是本实施例中对校准信号进行50ps延时后基准通道和待检测通道对校准信号进行采集得到的采样信号。
采样信号 n时刻 n+1时刻 n+2时刻 n+3时刻 n+4时刻 n+5时刻
基准通道 0 0 0 1 1 1
待检测通道 0 0 0 1 1 1
表5
如表6所示，此时是在检测标识FLAG＝3时进行采样的，而采样信号A和B相同，记录此时的校准信号延时T2＝50ps。
然后计算得到待检测通道相对于基准通道的延时Δtn＝T2-T1＝20ps。
根据以上过程可知，除了在没有延时时采集到两个通道的采样信号不同以外，在延时30ps时也采集到了两个通道的采样信号不同，这两次采集到的两个通道的采样信号不同是因为通道间的延时造成的。说明采用这种方法可以进行通道间延时的测量，其测量的分辨率跟延时的分辨率相关，即分辨率为延时调整步长。利用本发明方法检测到的通道延时误差为20ps，比基于直接采集的检测方法所得到的延时误差40ps相比，更接近实际值，同时，其分辨率达到10ps。在本实施例的延时误差下，如果需要通过提高采样时钟频率的方法来实现准确检测的话，采样时钟频率f≥2/Δtn，即f≥100GHz，显然其实现难度和成本都很高。
综上所述，本发明能够检测小于采样周期的通道延时，测量精度由延时芯片的精度决定，可以大大降低对采样时钟频率的要求，降低整个方法的实现复杂度。
尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。

Claims (2)

1.一种数字集成电路测试系统中采集通道同步性检测方法，其特征在于，包括以下步骤：
S1：在数字集成电路测试系统的N个采集通道中，根据需要选择一个通道作为基准通道，其他N-1个采集通道作为待检测通道；
S2：令待检测通道序号n＝1；
S3：初始化校准信号延时T＝0，检测标识FLAG＝0；
S4：将数字集成电路测试系统的工作时钟进行M倍降频作为校准信号，M的大小根据实际需要确定，对校准信号进行T的延时后发送给基准通道和第n个待检测通道；
S5：将数字集成电路测试系统的工作时钟进行K倍频作为采样时钟，对基准通道和第n个待检测通道的采集信号进行采样，K的大小根据实际需要确定，分别记基准通道和第n个待检测通道得到的采样信号为A和B；
S6：判断是否检测标识FLAG＝0，如果是，进入步骤S7，否则进入步骤S9；
S7：判断是否采样信号A和B相同，如果相同，进入步骤S16，如果不同，进入步骤S8；
S8：令检测标识FLAG＝1，进入步骤S16；
S9：判断是否检测标识FLAG＝1，如果是，进入步骤S10，否则进入步骤S12；
S10：判断是否采样信号A和B相同，如果不同，进入步骤S16，如果相同，进入步骤S11；
S11：令检测标识FLAG＝2，进入步骤S16；
S12：判断是否检测标识FLAG＝2，如果是，进入步骤S13，否则进入步骤S15；
S13：判断是否采样信号A和B相同，如果相同，进入步骤S16，如果不同，进入步骤S14；
S14：令检测标识FLAG＝3，记录此时的校准信号延时为T1，即令T1＝T，进入步骤S16；
S15：判断是否采样信号A和B相同，如果不同，进入步骤S16，如果相同，进入步骤S17；
S16：令校准信号延时T＝T+τ，τ表示延时调整步长，返回步骤S4；
S17：记录此时的校准信号延时为T2，即令T2＝T；
S18：计算第n个待检测通道相对于基准通道的延时Δtn＝T2-T1；
S19：判断是否n＜N-1，如果是，进入步骤S20，否则同步性检测结束；
S20：令n＝n+1，返回步骤S3。
2.根据权利要求1所述的采集通道同步性检测方法，其特征在于，所述步骤S5中采样信号的长度大于校准信号的周期。
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