CN105895502B - 包括2d材料的半导体器件及其制造方法 - Google Patents

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Abstract

本发明描述了一种包括二维(2D)材料的半导体器件及其制造方法。在实施例中，用于制造包括2D材料的半导体器件的方法可以包括：在衬底上外延形成第一2D材料层；以及在第一2D材料层上方形成第二2D材料层，第一2D材料层和第二2D材料层的组分不同。

Description

包括2D材料的半导体器件及其制造方法
技术领域
本发明总体涉及半导体领域，更具体地，涉及包括2D材料的半导体器件及其制造方法。
背景技术
半导体器件用于各种电子应用，例如，诸如个人计算机、手机、数码相机和其他电子设备。半导体器件通常通过以下步骤来制造：在半导体衬底上方顺序地沉积绝缘层或介电层、导电层和半导体材料层，并且使用光刻来图案化各种材料层，以在各种材料层上形成电路组件和元件。
半导体器件的电路组件或元件根据电路设计可包括晶体管、电容器、电感器、电阻器、二极管、导线或其他元件。场效应晶体管(FET)是一种晶体管类型。
在FET的近期发展中，FET的沟道区可形成在二维(2D)材料层中，这可以提供具有改善的性能(如，与没有2D材料层的FET相比)的FET。例如，与具有形成在典型的半导体材料(诸如，硅、锗、它们的组合等)中的沟道层的光电晶体管相比，具有形成在2D材料层中的沟道层的光电晶体管显示出对光的高度敏感性。需要形成用于半导体器件的2D材料层的改进的方法。
发明内容
根据本发明的一个方面，提供一种方法，包括：在衬底上外延形成第一二维(2D)材料层；以及在第一2D材料层上方外延形成第二2D材料层，第一2D材料层和第二2D材料层的组分不同。
优选地，外延形成第一2D材料层包括第一外延化学汽相沉积工艺。
优选地，外延形成第一2D材料层包括不含金属催化剂的化学汽相沉积工艺。
优选地，外延形成第一2D材料层包括使含氢的流体和含碳的流体流入反应室。
优选地，含氢的流体以在大约30标准立方厘米每分钟(sccm)至大约80sccm的范围内的流速流动。
优选地，含碳的流体以在大约10sccm至大约50sccm的范围内的流速流动。
优选地，第一2D材料层包括石墨烯。
优选地，外延形成第二2D材料层包括第二外延化学汽相沉积工艺。
优选地，第二外延化学汽相沉积工艺在大约750℃至大约1000℃的范围内的温度下执行。
优选地，第二外延化学汽相沉积工艺在大约600℃至大约700℃的范围内的温度下执行。
优选地，第二2D材料层包括过渡金属硫族化合物(TMD)材料。
根据本发明的另一方面，提供了一种方法，包括：在蓝宝石衬底上形成第一含碳层；在第一含碳层上形成第一含过渡金属硫族化合物(TMD)层；以及在第一含TMD层上形成第二含碳层。
优选地，该方法还包括：在第二含碳层的一部分上方形成漏极接触件和源极接触件。
优选地，形成第一含碳层和形成第二含碳层包括第一外延化学汽相沉积工艺。
优选地，形成第一含TMD层包括第二外延化学汽相沉积工艺。
优选地，第一含碳层物理接触蓝宝石衬底，并且第一含TMD层物理接触第一含碳层和第二含碳层。
根据本发明的又一方面，提供了一种半导体器件，包括：衬底；异质结构，包括设置在衬底上的2D材料层，异质结构包括：第一含碳层，设置在衬底上；和第一含过渡金属硫族化合物(TMD)层，设置在第一含碳层上；以及接触件，设置在异质结构的一部分上。
优选地，第一含碳层包括单层石墨烯薄膜或双层石墨烯薄膜。
优选地，第一含TMD层包括MoS2。
优选地，第一含碳层的厚度在大约0.2nm至大约1nm的范围内，而第一含TMD层的厚度在大约0.5nm至大约1.6nm的范围内。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A至图1I示出了根据一些实施例的工艺流程，该工艺流程示出了制造半导体器件的多个中间阶段。
图2A和图2B示出了根据一些实施例的含碳的2D材料层的拉曼光谱和高分辨率透射电子显微镜图像。
图3示出了根据一些实施例的一个分子厚的过渡金属硫族化合物(TMD)层的示意图。
图4A和图4B示出了根据一些实施例的含TMD的2D材料层的拉曼光谱和HRTEM图像。
图5示出了根据一些实施例的形成在异质结构和载体衬底上方的源极接触件和漏极接触件的立体图。
图6A至图6D示出了根据一些实施例的工艺流程，该工艺流程示出了制造具有异质结构的半导体器件的多个中间阶段，该异质结构包括夹置在第一含碳层和第二含碳层之间的第一含TMD层。
图7示出了根据一些实施例的图6D的异质结构的HRTEM图像。
图8示出了根据一些实施例的具有包括MoS2/石墨烯沟道层的异质结构的器件的电流-电压特性。
图9A至图9C示出了根据一些实施例的工艺流程，该工艺流程示出了在石墨烯薄膜上方形成III-V族半导体层的多个中间阶段。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考符号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间关系术语以描述如图所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语意欲包括使用或操作过程中的器件的不同的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。
图1A至图1I示出了根据一个或多个实施例的工艺流程，该工艺流程示出了制造半导体器件的多个中间阶段。例如，使用图1A至图1I中示出的工艺流程所制造的半导体器件可包括一个或多个二维(2D)材料层。示例性地，可使用图1A至图1I中示出的工艺流程来制造具有一个或多个2D材料层的晶体管(如，场效应晶体管)。
图1A示出了载体衬底102，该衬底可用于为在图1B至图1I中所示的工艺流程的后续步骤中形成的部件或结构提供机械和/或结构支撑。这些部件或结构可以是形成在载体衬底102上或上方的半导体器件(如，晶体管)的零件或一部分。载体衬底102可以是半导体衬底。例如，载体衬底102可以包括蓝宝石(如，晶体的Al2O3)，如，大的蓝宝石晶粒或蓝宝石的单晶体层或蓝宝石涂层。作为另一个实例，载体衬底102可以是蓝宝石衬底，如，包括作为实例的α-Al2O3的透明蓝宝石衬底。
图1B示出了例如使用第一沉积工艺106形成在载体衬底102上方的第一导电层104。第一导电层104可以直接形成在载体衬底102上，使得第一导电层104和载体衬底102彼此接触(如，物理接触)。在图1B的实例中，第一导电层104形成在载体衬底102的第一部分P1上方，而载体衬底102的第二部分P2上方没有形成第一导电层104。在实施例中，第一部分P1可以约为载体衬底102的整个横向长度L1的至少60％，如，在大约60％至大约98％的范围内，又如，在大约70％至大约90％的范围内。然而，在另一个实例中，第一导电层104可以形成为基本上覆盖载体衬底102的整个横向长度L1(如，大于或等于载体衬底102的整个横向长度L1的约98％)。
第一导电层104可以是包括一个或多个子层(如，少于或等于三个子层)的第一2D材料层。这些子层中的每一个均包括单层原子或单层分子。因此，第一2D材料层可以是三个分子厚的层、两个分子厚的层或一个分子厚的层。第一导电层104可以包括碳。例如，第一导电层104可以包括一层或多层石墨烯。在这种实施例中，第一导电层104可以是单层石墨烯薄膜(如，一个分子厚的石墨烯层)或双层石墨烯薄膜(如，两个分子厚的石墨烯层)。在另一个实例中，第一导电层104可以是三层或多层石墨烯薄膜。第一导电层104可以具有在大约0.2nm至大约1nm的范围内(如，在大约0.3nm至大约0.8nm的范围内)的第一厚度T1。在第一导电层104是单层石墨烯薄膜的实施例中，第一厚度T1可以在大约0.33nm至大约0.37nm的范围内(如，大约0.35nm)。在第一导电层104是双层石墨烯薄膜的另一个实施例中，第一厚度T1可以在大约0.65nm至大约1nm的范围内(如，大约0.8nm)。
在典型的化学汽相沉积(CVD)工艺中，金属衬底(诸如，Cu或Ni)可以用作催化剂(如，用于甲烷(CH4)分解)，并且最初可以通过典型的CVD工艺在金属衬底上形成第一导电层104。然后，第一导电层104可以从金属衬底去除、转移以及随后重新附接于兼容电子设备的衬底(如，载体衬底102)。
第一沉积工艺106可以是第一外延CVD工艺。然而，图1B中示出的第一沉积工艺106不同于上述典型的CVD工艺，原因在于第一沉积工艺106是不含金属催化剂的CVD工艺，其在与电子设备兼容的衬底(如，载体衬底102)上直接(如，外延)生长第一导电层104。当在反应室(图1B中未示出)中设置载体衬底102时，实施第一沉积工艺106。
在实施例中，第一沉积工艺106可以在小于或等于约1000℃(如，在大约750℃至大约1000℃的范围内，如，大约950℃)的温度下执行。例如，这个温度范围可以落在半导体工艺中所通常使用的温度的范围内。因此，图1B中所示的第一沉积工艺106可以容易地与现有的半导体工艺步骤相结合并且可以容易地利用现有的半导体工艺设备来实施。
第一沉积工艺106可以包括使含氢的流体(如，含氢气体，诸如，H2气体)以在大约30标准立方厘米每分钟(sccm)至大约80sccm的范围内(如，大约50sccm)的流速流入反应室，然而其他的流量也是可能的。例如，含氢的流体可以在第一沉积工艺106中用作还原剂。
如上所述，第一导电层104可以包括碳。因此，第一沉积工艺106还可以包括使含碳的流体(如，含碳气体，如，CH4气体)以在大约10sccm至大约50sccm的范围内(如，大约30sccm)的流速流入反应室，然而其他流量也是可能的。例如，含碳的流体可以用作第一导电层104的碳源。
含氢的流体和含碳的流体可以在高温(如，大约950℃)下在反应室中进行反应，以产生含碳的材料(如，石墨烯)，该材料随后可以沉淀在支撑衬底102上，以产生含碳的第一导电层104。
第一沉积工艺106连续执行的时间可以在大约60min至大约150min的时间范围内(如，大约120min)，然而其他的持续时间也是可能的。第一沉积工艺106的持续时间依赖于含氢的流体和含碳的流体的流速以及执行第一沉积工艺106的温度。第一沉积工艺106的持续时间还可以依赖于第一导电层104的所期望的第一厚度T1。
图2A示出了形成在载体衬底102上的第一导电层104的拉曼光谱200，其中，第一导电层104包括石墨烯。例如，在执行第一沉积工艺106大约120分钟之后，通过对第一导电层104执行拉曼光谱术而得到图2A中示出的拉曼光谱200。如图2A所示，第一导电层104中存在的石墨烯通过石墨烯的第一特征峰G和第二特征峰2D来确认。在图2A中所示的拉曼光谱200中，第一特征峰G位于在大约1580cm-1至大约1620cm-1的范围内(如，大约1605cm-1)，而第二特征峰2D位于在大约2650cm-1至大约2750cm-1的范围内(如，大约2691cm-1)。如图2A所示，第三特征峰D也可出现在拉曼光谱200中。第三特征峰D可位于在大约1250cm-1至大约1450cm-1的范围内(如，大约1350cm-1)。应该注意，石墨烯的第一特征峰G、第二特征峰2D和第三特征峰D的位置可根据第一沉积工艺106的工艺参数(诸如，含氢的流体和含碳的流体的流速、第一沉积工艺106的执行温度和第一沉积工艺106的持续时间)在上述范围内轻微变化。
如拉曼光谱200所示，第一特征峰G和第二特征峰2D的强度大于第三特征峰D的强度，由此表明，第一导电层104包括晶体质量优良的石墨烯薄膜。而且，第二特征峰2D和第三特征峰D的相对强度表明第一导电层104是双层石墨烯薄膜(如，两个分子厚的石墨烯层)。
图2A中所示的拉曼光谱200可以通过在第一导电层104的一部分上方执行拉曼光谱术来获得。然而，其他的拉曼光谱可以通过在第一导电层104的其他部分上方执行拉曼光谱术来获得。拉曼光谱200的第二特征峰2D和第一特征峰G的强度的比率可以根据图2A中所示的强度计算出来。而且，第二特征峰2D和第一特征峰G的强度的比率可以从根据第一导电层104的其他部分而获得的其他拉曼光谱计算出来。可以观察到第二特征峰2D和第一特征峰G的强度的比率分布在大约1.0至大约1.5的范围内(如，大约1.3)，由此表明，第一导电层104是形成在支撑衬底102上的均匀的双层石墨烯薄膜。换言之，第一导电层104的厚度在支撑衬底102上方是均匀的。
图2B示出了第一导电层104和支撑衬底102的一部分的截面的高分辨率透射电子显微镜(HRTEM)图像。如图2B中所示，第一导电层104可以是包括第一石墨烯薄膜104a和第二石墨烯薄膜104b的双层石墨烯薄膜。由此，图2B中示出的HRTEM图像确定了从图2A中所示的拉曼光谱200中所获取的观察情况。如图2B中所示，第一石墨烯薄膜104a的厚度可以为约0.34nm，这是一个分子厚的石墨烯层的大致厚度。类似地，第二石墨烯薄膜104b的厚度可以约为0.34nm，由此表明，第二石墨烯薄膜104b也是一个分子厚的石墨烯层。
参考图1C，例如，使用第二沉积工艺112，工艺流程继续在第一导电层104上方形成第二导电层110。第二导电层110可以直接形成在第一导电层104上，使得第一导电层104和第二导电层110彼此接触(如，物理接触)。在图1C的实例中，第二导电层110形成在第一导电层104的整个长度上方。然而，在其他实施例中，在第一导电层104的一部分的上方没有形成第二导电层110。
第二导电层110可以是与第一导电层104的第一2D材料层不同的第二2D材料层。第二导电层110的第二2D材料层可以包括一个或多个子层(如，少于或等于三个子层)。这些子层的每一个均包括单层原子或单层分子。因此，第二2D材料层可以是三个分子厚的层、两个分子厚的层或一个分子厚的层。例如，第二导电层110可以包括一个或多个过渡金属硫族化合物(TMD)材料层。TMD材料可以包括过渡金属和VIA族元素的化合物。过渡金属可以包括钨(W)、钼(Mo)、Ti等，而VIA族元素可以包括硫(S)、硒(Se)、碲(Te)等。例如，第二导电层110可以包括MoS2、MoSe2、WS2、WSe2、它们的组合等。
如上所述，第二导电层110可以包括包含一个或多个子层的TMD材料层。图3示出了根据一些示例性实施例的包括一个分子厚的TMD材料层的第二导电层110。在图3中，过渡金属原子300构成中间的层，而VIA族原子302构成位于过渡金属原子300的层上方的第一层，以及位于过渡金属原子300的层下方的第二层。过渡金属原子300可以是W原子、Mo原子或Ti原子，而VIA族原子302可以是S原子、Se原子或Te原子。在图3的实例中，每个过渡金属原子300与四个VIA族原子302键合，并且每个VIA族原子302与两个过渡金属原子300键合。
第二导电层110可以具有在大约0.5nm至大约1.6nm的范围内的第二厚度T2。在第二导电层110是单层TMD材料层(一个分子厚的TMD材料层)的实施例中，第二厚度T2可以在大约0.5nm至大约0.75nm的范围内(如，大约0.65nm)。在第二导电层110是双层TMD材料层(两个分子厚的TMD材料层)的另一个实施例中，第二厚度T2可以在大约0.6nm至大约1.6nm的范围内(如，大约1.4nm)。
第二沉积工艺112可以是在第一导电层104上直接(如，外延)生长第二导电层110的第二外延CVD工艺。可以在反应室(图1C中未示出)中设置载体衬底102的同时实施第二沉积工艺112。
在实施例中，第二沉积工艺112可以在小于或等于约1000℃(如，在大约750℃至大约1000℃的范围内或在大约600℃至大约700℃的范围内)的温度下执行。例如，这些温度范围可以落在半导体工艺中所通常使用的温度的范围内。因此，图1C中所示的第二沉积工艺112可容易地与现有的半导体工艺步骤相结合并且可以容易地利用现有的半导体工艺设备来实施。
第二沉积工艺112可以包括使载气(诸如，N2气)和一种或多种工艺气体流入反应室。例如，在第二导电层110包括MoS2的实施例中，工艺气体包括诸如MoCl2和硫的前体材料。该工艺气体与N2载气一同被引入反应室。然后，工艺气体的前体材料可以在高温(如，在大约800℃至大约900℃的范围内)下反应，以产生MoS2材料，该材料随后可以沉淀在第一导电层104上，以产生包括MoS2的第二导电层110。在另一个实例中，工艺气体包括诸如MoO3和硫的前体材料。该工艺气体与N2载气一同被引入反应室。然后，工艺气体的前体材料可以在高温(如，在大约600℃至大约700℃的范围内)下反应，以产生MoS2材料，该材料随后可以沉淀在第一导电层104上，以产生包括MoS2的第二导电层110。
如上所述，第二导电层110的第二2D材料层可以包括一个或多个子层。由第二沉积工艺112导致的子层的数量可以通过改变引入反应室的前体的数量以及执行第二沉积工艺112的压力和/或温度来控制。
图4A示出了形成在第一导电层104上的第二导电层110的拉曼光谱400。例如，在执行第二沉积工艺112之后，图4A中所示的拉曼光谱400可以通过对第二导电层110执行拉曼光谱术来获得。如图4A中所示，第二导电层110(如，包括MoS2薄膜)的拉曼光谱400示出了重要的E1 2g和A1g峰，E1 2g的半峰全宽(FWHM)在大约2.5cm-1至大约3cm-1的范围内(如，大约2.81cm-1)，这表明可以使用第二沉积工艺112来获得良好的晶体质量。如图4A所示，E1 2g和A1g峰通过间隔D彼此分开，该间隔在大约20cm-1至大约25cm-1的范围内(如，大约23.3cm-1)。这表明可以在某些条件下获得双层MoS2薄膜(如，两分子厚的MoS2层)。
图4B示出了在第一导电层104是单层石墨烯薄膜且第二导电层110是单层MoS2薄膜的实施例中第二导电层110、第一导电层104和支撑衬底102的一部分的截面的HRTEM图像。如图4B中所示，第一导电层104直接形成在载体衬底102上，而第二导电层110直接形成在第一导电层104上。如上所述，图4B中所示的HRTEM图像涉及第一导电层104是单层石墨烯薄膜且第二导电层110是单层MoS2薄膜的实施例。因此，图4B的HRTEM图像的测量示出第一导电层104具有大约为0.36nm的第一厚度T1，而第二导电层110具有大约为0.64nm的第二厚度T2。
在实施例中，例如，在施加于第一导电层104和第二导电层110的电压的影响下，晶体管(如，FET)的沟道层可以形成在第一导电层104和第二导电层110的2D材料层中。在以下工艺流程步骤中，源极接触件和漏极接触件可以形成在第二导电层110上方。图5中示出这些工艺流程步骤所得到的立体图，其中源极接触件502和漏极接触件504横向地彼此分开并且形成在第二导电层110上方。
参考图1D，掩模114可以最初形成在第二导电层110上方。如图1D所示，掩模114可以完全覆盖第二导电层110的侧壁和顶面。掩模114还可以覆盖第一导电层104的侧壁。可以使用诸如化学汽相沉积、等离子体增强化学汽相沉积、原子层沉积等的适合的工艺来形成掩模114。然而，也可以使用其他适合的方法来形成掩模114。在实施例中，掩模114包括介电材料，诸如氮化硅、氮化钛、氮氧化硅、它们的组合等。然而，应该理解，掩模114可以包括其他适合的材料。可以形成掩模114，使得掩模114中设置在第二导电层110的顶面上方的部分具有在大约100nm和大约300nm之间(诸如，大约200nm)的第三厚度T3。
一旦形成掩模114，则可以去除部分掩模114，以暴露第二导电层110中在其上方将要形成源极接触件502和漏极接触件504的区域。换言之，可以图案化掩模114，以暴露第二导电层110的各区域。如图1E的实例中所示，可以通过最初在掩模114上方形成经过图案化的光刻胶116来图案化掩模114。可以通过在掩模114上方沉积光敏材料并且随后图案化该光敏材料而形成图案化的光刻胶116。可以使用旋涂、化学汽相沉积、等离子体增强的化学汽相沉积、原子层沉积等在掩模114上方沉积光敏材料。可以使用如光刻工艺(如，光刻工艺)来图案化光敏材料。
在形成图案化的光刻胶116之后，可以使用图案化的光刻胶116作为掩模来图案化掩模114。如图1F中所示，该工艺步骤的结果是其中具有开口118的图案化的掩模114p。开口118可以限定随后形成的源极接触件502和漏极接触件504的边界(如，侧壁)。在实施例中，蚀刻工艺(如，反应离子蚀刻工艺)可以用于图案化掩模114。然而，也可以使用其他适合的工艺，以用于图案化掩模114。可以持续掩模114的图案化直至暴露第二导电层110的一部分。
参考图1G，可以用导电材料填充开口118，以形成源极接触件502和漏极接触件504。源极接触件502和漏极接触件504的导电材料可以包括铜、Pd、银(Ag)、Ni、金(Au)、Ti、钆(Gd)、它们的合金等，并且可以通过沉积工艺形成该导电材料。沉积工艺可以至少持续到开口118被源极接触件502和漏极接触件504的导电材料填充。另外地，如图1G的实例中所示，为了确保完全填充开口118，可以持续沉积工艺，直至将开口118过填充。这种过填充可以导致源极接触件502和漏极接触件504的一部分横向地延伸，使得源极接触件502和漏极接触件504的延伸部分在图案化的光刻胶116的一部分上方局部延伸。
图1H示出了平坦化工艺120，该工艺可以用来平坦化源极接触件502和漏极接触件504，以暴露图案化的掩模114p的表面。在如此操作中，源极接触件502和漏极接触件504的顶面可以与图案化的掩模114p的顶面基本上共面。平坦化工艺120可以是化学机械抛光(CMP)或回蚀工艺，或者是用于平坦化源极接触件502和漏极接触件504的其他任意适合工艺。
然后，如图1I中所示，可以去除图案化的掩模114p。这可以通过剥除工艺(如，湿剥除工艺)或灰化工艺(如，等离子体灰化工艺)来实现，使得源极接触件502和漏极接触件504基本上不受影响(unperturbed)。然后，可以继续工艺流程，以形成栅极结构(如，后栅极结构或前栅极结构，图中未示出)。在形成后栅极结构的实施例中，可以在载体衬底102中背对第一导电层104和第二导电层110的一侧上形成包括栅电极和栅极电介质的栅极堆叠件。在形成前栅极结构的另一个实施例中，可以在载体衬底102的其上具有第一导电层104和第二导电层110的一侧上形成包括栅电极和栅极电介质的栅极堆叠件。
例如，图1I可以是图5沿着线A-A’截取的截面图。例如，响应于施加在源极接触件502和漏极接触件504上的电压，沟道可以形成在第一导电层104和第二导电层110中，如，形成在第一导电层104中和第二导电层110中位于源极接触件502和漏极接触件504之间的部分中。
第一导电层104(如，包括碳)和第二导电层110(如，包括TMD材料)的结合可以称为异质结构。在图1A至图1I中所示的工艺流程中，异质结构包括一个第一导电层104和一个形成在该一个第一导电层104上方的第二导电层110。然而，在一些实施例中，异质结构包括可交替形成的不止一个的第一导电层104和/或不止一个的第二导电层110(如，通过第一沉积工艺106和/或第二沉积工艺112)。图6A至图6D中所示的工艺流程中示出了这种实施例的实例。图6A至图6C中所示的工艺流程步骤可以类似于以上参考图1A至图1C所述的工艺流程步骤。如图6B中所示，第一导电层104-1(在图6A至图6D的实施例中称为第一含碳层104-1)可以形成在载体衬底102的上方(如，使用第一沉积工艺106)。如图6C中所示，第二导电层110-1(在图6A至图6D的实施例中称为第一含TMD层110-1)可以形成在第一含碳层104-1的上方(如，使用第二沉积工艺112)。
然后，第二含碳层104-2可以形成在第一含TMD层110-1的上方(如，通过重复第一沉积工艺106)。第二含碳层104-2可以包括与第一含碳层104-1类似的材料。在一些实施例中，这种交替形成含碳层和含TMD层的工艺可以重复。例如，在一些实施例中，第二含TMD层可以形成在图6C中所示的第二含碳层104-2的上方(如，使用第二沉积工艺112)。一旦形成期望数量的含碳层和含TMD层，则可以在异质结构上方形成源极接触件502和漏极接触件504。
图7示出了器件的一部分的截面的HRTEM图像，其中的异质结构包括夹置在第一含碳层104-1和第二含碳层104-2之间的第一含TMD层110-1。在图7中所示的实施例中，载体衬底102包括蓝宝石，第一含TMD层110-1包括MoS2，而第一含碳层104-1和第二含碳层104-2包括石墨烯。图7中还示出了包含Au的源极接触件502。
在实施例中，使用图6A至图6C中所示的工艺流程而制造的器件可以是包括异质结构的后栅极晶体管，该异质结构包括以Au作为源极接触件502和漏极接触件504的MoS2/石墨烯沟道层。图8示出了这种器件在黑暗和光照(illuminated)条件下的ID-VGS特征。器件的空穴迁移率值可以从图8中所示的ID-VGS曲线得到。例如，空穴迁移率值在黑暗和明亮(luminance)条件下分别约为445cm2V-1S-1和435cm2V-1S-1。图8中观察到的另一种现象是当光线照射在器件上时，在漏极电流最低的情况下，VGS偏移S(从约+12V至约-36V)。在该器件结构中，由于石墨烯比MoS2更具导电性，并且石墨烯与Au电极直接接触，所以在施加漏极电压时石墨烯层会作为电流路径。然而，由于石墨烯的低吸收系数，所以石墨烯沟道迁移率在有或没有光照射时都不会改变。在600nm至700nm的强吸收下，MoS2可以吸收该波长范围内的光并且生成光激电子(photo-excited electron)。由于MoS2/石墨烯异质结构在CVD室中外延生长，所以界面处没有化学污染。在该情况下，MoS2层中的光激电子可以有效地跃至(hop)石墨烯沟道并且将原来的p型沟道转变成n型。由于在石墨烯晶体管中观察到的最低漏极电流对应于费米能级与狄拉克点的交叉点，所以在光照条件下，在漏极电流最低时的VGS会出现大的偏移。
在图1A至图1I和图6A至图6D中示出的工艺流程所提供的效果是提供了大面积的并且均匀的2D材料异质结构，并且可通过外延CVD工艺容易地设置该异质结构，进一步地可通过现有的半导体工艺设备容易地实施该外延CVD工艺，并且该外延CVD工艺容易地与现有的半导体工艺设备相结合。外延CVD工艺在与电子设备兼容衬底上方直接形成异质结构。这反而避免了从另一个衬底上连续地剥除2D材料薄膜并且将这些2D材料薄膜重新附着到与电子设备兼容衬底上的需要。这防止或基本上减少了异质结构和载体衬底102之间的界面和/或异质结构的不同的2D材料层之间的界面处的化学污染和/或物理损害。
图9A至图9C示出了工艺流程，该工艺流程示出了在第一导电层104上方形成III-V族半导体层的多个中间阶段。图9A和图9B中示出的工艺流程步骤可以类似于以上参照图1A和图1B描述的工艺流程步骤。如图9C中所示，III-V族半导体层902(如，包括GaN)可以形成在第一导电层104(如，包括石墨烯)上方。如上所述，通过在与电子器件兼容的衬底上直接生长一个或多个石墨烯薄膜，可以防止或基本上减少石墨烯薄膜的化学污染和/或物理损害。因此，在其上生长有III-V族半导体层902的表面可以没有结构或晶体缺陷，并且与直接在硅衬底上方生长的III-V族半导体层902相比，该III-V族半导体层902的质量明显改善。
根据本文所述的实施例，提供一种制造半导体器件的方法。该方法可以包括：在衬底上外延形成第一二维(2D)材料层；以及在第一2D材料层上方外延形成第二2D材料层，第一2D材料层和第二2D材料层在组分上有所不同。
根据本文所述的一个实施例，提供了一种制造半导体器件的方法。该方法可以包括：在蓝宝石衬底上形成第一含碳层；在第一含碳层上形成第一含过渡金属硫族化合物(TMD)层；以及在第一含TMD层上形成第二含碳层。
根据本文所述的一个实施例，提供了一种半导体器件。该半导体器件可以包括：衬底；包括设置在衬底上的2D材料层的异质结构；以及设置在异质结构的一部分上的接触件。该异质结构可以包括：设置在衬底上的第一含碳层；以及设置在第一含碳层上的第一含过渡金属硫族化合物(TMD)层。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (16)

1.一种形成半导体器件的方法，包括：
通过不含金属催化剂的化学汽相沉积工艺，在衬底上外延形成含碳的第一二维(2D)材料层，其中，所述第一二维(2D)材料层为石墨烯；
在所述第一二维材料层上方外延形成第二二维材料层，所述第一二维材料层和所述第二二维材料层的组分不同，所述第二二维材料层包括过渡金属硫族化合物(TMD)材料；
在所述第二二维材料层上方外延形成含碳的第三二维材料层，其中，所述第三二维材料层为石墨烯；
所述第一二维材料层、所述第二二维材料层和所述第三二维材料层的一部分上方形成横向地彼此分开的漏极接触件和源极接触件；以及
在所述第一二维材料层、所述第二二维材料层和所述第三二维材料层中形成沟道，所述沟道的表面与由金制成的所述漏极接触件和源极接触件直接接触，使得在600nm至700nm的强吸收下，所述过渡金属硫族化合物材料生成光激电子使原来的p型沟道转变成n型，并且在漏极电流最低的情况下，VGS偏移在从+12V至-36V的范围内；其中，所述第一二维材料层的拉曼光谱具有以下特征峰：第一特征峰，位于1580cm-1和1620cm-1的范围内并且具有第一强度，
第二特征峰，位于2650cm-1和2750cm-1的范围内并且具有第二强度，
所述第二强度与所述第一强度的比率在1至1.5的范围内。
2.根据权利要求1所述的方法，其中，外延形成所述第一二维材料层包括使含氢的流体和含碳的流体流入反应室。
3.根据权利要求2所述的方法，其中，所述含氢的流体以在30标准立方厘米每分钟(sccm)至80sccm的范围内的流速流动。
4.根据权利要求2所述的方法，其中，所述含碳的流体以在10sccm至50sccm的范围内的流速流动。
5.根据权利要求1所述的方法，其中，所述第二二维材料层物理接触所述第一二维材料层和所述第三二维材料层。
6.根据权利要求1所述的方法，其中，外延形成所述第二二维材料层包括第二外延化学汽相沉积工艺。
7.根据权利要求6所述的方法，其中，所述第二外延化学汽相沉积工艺在750℃至1000℃的范围内的温度下执行。
8.根据权利要求6所述的方法，其中，所述第二外延化学汽相沉积工艺在600℃至700℃的范围内的温度下执行。
9.一种形成半导体器件的方法，包括：
通过不含金属催化剂的化学汽相沉积工艺，在蓝宝石衬底上形成第一含碳层，其中，所述第一含碳层为石墨烯；
在所述第一含碳层上形成第一含过渡金属硫族化合物(TMD)层；
在所述第一含过渡金属硫族化合物层上形成第二含碳层，其中，所述第二含碳层为石墨烯；
在所述第一含碳层、所述第一含过渡金属硫族化合物层和所述第二含碳层的一部分上方形成横向地彼此分开的漏极接触件和源极接触件；以及
在所述第一含碳层、所述第一含过渡金属硫族化合物层和所述第二含碳层中形成沟道，所述沟道的表面与由金制成的所述漏极接触件和源极接触件直接接触，使得在600nm至700nm的强吸收下，所述第一含过渡金属硫族化合物层生成光激电子使原来的p型沟道转变成n型，并且在漏极电流最低的情况下，VGS偏移在从+12V至-36V的范围内；
其中，所述第一含碳层的拉曼光谱具有以下特征峰：
第一特征峰，位于1580cm-1和1620cm-1的范围内并且具有第一强度，
第二特征峰，位于2650cm-1和2750cm-1的范围内并且具有第二强度，
所述第二强度与所述第一强度的比率在1至1.5的范围内。
10.根据权利要求9所述的方法，形成所述第二含碳层包括第一外延化学汽相沉积工艺。
11.根据权利要求9所述的方法，形成所述第一含过渡金属硫族化合物层包括第二外延化学汽相沉积工艺。
12.根据权利要求9所述的方法，其中，所述第一含碳层物理接触所述蓝宝石衬底，并且所述第一含过渡金属硫族化合物层物理接触所述第一含碳层和所述第二含碳层。
13.一种半导体器件，包括：
衬底；
异质结构，包括设置在所述衬底上的二维材料层，所述异质结构包括：
第一含碳层，为石墨烯并且设置在所述衬底上；和
第一含过渡金属硫族化合物(TMD)层，设置在所述第一含碳层上；
第二含碳层，为石墨烯并且设置在所述第一含过渡金属硫族化合物层上；
漏极接触件和源极接触件，由金制成并且设置在所述第一含碳层、所述第一含过渡金属硫族化合物层和所述第二含碳层的一部分上，所述漏极接触件和所述源极接触件横向地彼此分开；以及
沟道，形成在所述第一含碳层、所述第一含过渡金属硫族化合物层和所述第二含碳层中，其中，所述漏极接触件和源极接触件与所述沟道的表面直接接触，使得在600nm至700nm的强吸收下，所述第一含过渡金属硫族化合物层生成光激电子使原来的p型沟道转变成n型，并且在漏极电流最低的情况下，VGS偏移在从+12V至-36V的范围内，
其中，所述第一含碳层的拉曼光谱具有以下特征峰：
第一特征峰，位于1580cm-1和1620cm-1的范围内并且具有第一强度，
第二特征峰，位于2650cm-1和2750cm-1的范围内并且具有第二强度，
所述第二强度与所述第一强度的比率在1至1.5的范围内。
14.根据权利要求13所述的半导体器件，其中，所述第一含碳层包括单层石墨烯薄膜或双层石墨烯薄膜。
15.根据权利要求13所述的半导体器件，其中，所述第一含过渡金属硫族化合物层包括MoS2。
16.根据权利要求13所述的半导体器件，其中，所述第一含碳层的厚度在0.2nm至1nm的范围内，而所述第一含过渡金属硫族化合物层的厚度在0.5nm至1.6nm的范围内。
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