CN105892541A - 带隙电路和相关方法 - Google Patents

Abstract

本发明公开了带隙电路和相关方法。器件包括带隙基准级、镜像电流源、电压控制电路和电阻器件。镜像电流源具有电连接至带隙基准级的内部节点的控制端子。电压控制电路包括电连接至带隙基准级的第二内部节点的第一端子和电连接至镜像电流源的第一端子的第二端子。电阻器件具有电连接至电压控制电路的第三端子的第一端子。

Description

带隙电路和相关方法

技术领域

本发明一般地涉及半导体技术领域，更具体地，涉及电压生成电路和方法。

背景技术

由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的改进，半导体工业已经经历了快速增长。集成密度的这种改进主要来自于缩小半导体工艺节点(例如，将工艺节点缩小为小于20nm节点)。

缩小半导体工艺节点需要在半导体工艺节点中所开发的电路的工作电压和电流消耗的减小。例如，工作电压已经从5V降至3.3V、2.5V、1.8V、0.9V等。移动设备普及的浪潮已经增大了开发低功耗电路的行业的压力，该低功耗电路消耗供电给移动设备的电池中的极小的工作电流。较低的工作电流延长了电池供电的移动设备的电池寿命，诸如智能手机、平板电脑、超级本等。

发明内容

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种用于生成带隙基准电压的器件，包括：电流镜电路，配置为生成控制电流，其中，所述电流镜电路包括至少一个晶体管；放大器，连接至电流镜，所述放大器配置为生成控制电压，以控制所述电流镜；电压控制电路，连接至所述电流镜电路和所述放大器，所述电压控制电路配置为基于所述控制电流控制所述带隙基准电压；以及输出电路，连接至所述电压控制电路，所述输出电路配置为生成所述带隙基准电压；其中，当所述至少一个晶体管在线性区中运行时，所述带隙基准电压保持稳定。

在该器件中，所述电流镜电路包括配置为生成第一电流的至少一个晶体管、配置为生成第二电流的第二晶体管和配置为生成所述控制电流的第三晶体管，其中，所述至少一个晶体管、所述第二晶体管和所述第三晶体管中的每个均具有附接至电源节点的第一端子和附接至公共节点的栅极端子。

在该器件中，所述放大器包括附接至所述公共节点的输出端子。

在该器件中，所述第一电流驱动附接至所述放大器的第一输入端子的电压节点，并且所述第二电流驱动附接至所述放大器的第二输入端子的第二电压节点。

该器件还包括：至少一个元件，具有与绝对温度互补(CTAT)的电压响应曲线。

在该器件中，所述至少一个元件包括两个双极结型晶体管。

在该器件中，所述输出电路包括电阻器。

在该器件中，所述至少一个晶体管是所述电流镜电路中的PMOS晶体管。

根据本发明的另一方面，提供了一种用于生成带隙基准电压的器件，包括：第一电路，配置为生成控制电流、第一节点电压和第二节点电压，所述第一电路包括晶体管；反馈路径，配置为保持所述第一节点电压和所述第二节点电压基本相等；第二电路，配置为由所述控制电流生成所述带隙基准电压；以及第二反馈路径，配置为通过将所述控制电流和由所述第一电路生成的中间电流进行比较来调整所述带隙基准电压，其中，所述第一电路、所述反馈路径、所述第二电路和所述第二反馈路径配置为当所述晶体管在线性区中运行时，生成稳定的带隙基准电压。

在该器件中，所述第一电路包括：多个晶体管，每个所述晶体管均具有附接至共同电源节点的第一相应端子，并且每个所述晶体管均具有附接至公共节点的相应控制端子。

在该器件中，所述反馈路径包括放大器，所述放大器具有附接至所述多个晶体管中的一个晶体管的第二端子的反相输入、附接至所述多个晶体管中的第二晶体管的第二端子的非反相输入、以及附接至所述公共节点的输出。

在该器件中，所述第二电路包括附接至节点的电阻器，所述第一电路在所述节点处生成所述控制电流。

在该器件中，所述第二反馈路径包括：反馈晶体管，具有附接至节点的第一端子、附接至所述第二电路的第二端子和附接至第二放大器的控制端子，所述第一电路在所述节点处生成所述控制电流；以及第二放大器，具有附接至所述节点的反相输入、附接至所述第二节点电压的非反相输入、以及附接至所述反馈晶体管的控制输入的输出端子，所述第一电路在所述节点处生成所述控制电流。

在该器件中，所述第一电路包括第一晶体管、第二晶体管和第三晶体管，所述第一晶体管具有连接至电源节点的源极端子、连接至第一中间节点的漏极端子和连接至公共节点的栅极端子，所述第二晶体管具有连接至所述电源节点的第二源极端子、连接至第二中间节点的第二漏极端子和连接至所述公共节点的第二栅极端子，所述第三晶体管具有连接至所述电源节点的第三源极端子、连接至第三中间节点的第三漏极端子和连接至所述公共节点的第三栅极端子；所述反馈路径包括放大器，所述放大器具有连接至所述第一中间节点的反相输入、连接至所述第二中间节点的非反相输入、以及驱动所述公共节点的输出；所述第二电路包括电阻器；以及所述第二反馈电路包括第二放大器，所述第二放大器具有连接至所述第三中间节点的反相输入、连接至所述第二中间节点的非反相输入、以及驱动第四晶体管的栅极端子的输出，所述第四晶体管具有连接至所述第三晶体管的漏极端子的源极端子，并且具有连接至所述电阻器的漏极端子。

该器件还包括：第一双极晶体管和第二电阻器，并联地附接在所述第一中间节点和第二电源节点之间；第二双极晶体管和第三电阻器，串联地附接在所述第二中间节点和所述第二电源节点之间；以及第四电阻器，附接在所述第二中间节点和所述第二电源节点之间。

在该器件中，所述第一双极晶体管具有与绝对温度互补的基极-发射极电压响应曲线。

在该器件中，所述第一双极晶体管具有与绝对温度互补的第一基极-发射极电压响应曲线，所述第二双极晶体管具有与绝对温度互补的第二基极-发射极电压响应曲线，并且所述第一基极-发射极电压响应曲线和所述第二基极-发射极电压响应曲线之间的差值与绝对温度成比例。

根据本发明的一方面，提供了一种生成带隙基准电压的方法，包括：使用在线性区中运行的至少一个晶体管生成第一节点处的第一电流和第二节点处的第二电流；反馈所述第一节点处的电压和所述第二节点处的第二电压，以保持所述第一电流基本等于所述第二电流；镜像所述第二电流以生成第三节点处的第三电流；以及反馈所述第三节点处的电压和输出节点处的电压，以将所述输出节点处的电压保持在期望的带隙基准电压处。

该方法还包括：使用具有第一与绝对温度互补(CTAT)的电压响应曲线的第一元件生成所述第一节点处的电压；使用具有第二CTAT电压响应曲线的第二元件生成所述第二节点处的电压；以及其中，所述第一CTAT电压响应曲线和所述第二CTAT电压响应曲线之间的差值具有与绝对温度成比例的关系。

在该方法中，反馈所述第三节点处的电压和所述输出节点处的电压包括使用运算放大器将所述第二电流和所述第三电流进行比较。

附图说明

为了更完全地理解本实施例及其优势，现在将结合附图所进行的以下描述作为参考，其中：

图1是根据本发明的一个或多个实施例的带隙基准电路的示意图；

图2是根据本发明的一个或多个实施例的另一带隙基准电路的示意图；

图3是根据本发明的一个或多个实施例的操作图1或图2的带隙基准电路的方法的流程图。

具体实施方式

下面将详细地讨论本实施例的制造与使用。然而，应该理解，本发明提供了许多可在各种具体上下文中实现的适用的发明构思。讨论的具体实施例仅是说明制造和使用所公开的主题的具体方式，而不限制不同实施例的范围。

将结合具体上下文描述实施例，即，上拉电路和相关方法。然而，其他实施例也可以应用于其他类型的上拉电路。

在以下公开内容中，介绍了新的带隙基准电路和方法。带隙基准电路使用电压控制电路来实现低功耗运行中的低输出电压温度变化。

带隙基准电路提供理想地独立于工艺、电压和温度(PVT)变化的基准电压或电流。这通过生成为与绝对温度成比例(PTAT)的电流和与绝对温度互补(CTAT)的电流的总和的电流来实现。PTAT电流随着温度升高而增大，并且随着温度下降而减小。另一方面，CTAT电流随着温度升高而减小，并且随着温度下降而增大。通过适当的电路设计，可以平衡PTAT电流和CTAT电流，使得当求和时，两个电流中的每个的PVT变化相抵消。本文中描述的一个或多个实施例中的双极结型晶体管(BJT)的使用允许生成基极-发射极电压(VBE)(其呈现出CTAT行为)和VBE的差(ΔVBE)(其呈现出PTAT行为)。带隙基准电路的电流镜晶体管镜像总电流，其中该总电流由基准电流源晶体管提供。在低电源电压时，基准电流源和电流镜晶体管在线性区中运行，其通常会将不需要的变化引入镜像电流中。本文中引入电压控制电路来控制电流镜晶体管的偏置水平，使得偏置水平等于基准电流源晶体管的偏置水平。相等的偏置水平确保镜像电流密切跟踪总电流中的任何变化。

图1是根据本发明的一个或多个实施例示出带隙基准电路10的示意图。在一些实施例中，带隙基准电路10被包括在集成电路芯片、计算设备或其他电子设备中。其他电子设备包括带隙基准电路10的实施例也在本发明的预期范围内。

带隙基准电路10的晶体管101电连接至带隙基准电路10的晶体管102和晶体管103。晶体管101是将第一电流I1提供给第一双极结型晶体管(BJT)121和第一电阻器件131的电流源。晶体管101的源电极电连接至第一电源节点。在一些实施例中，第一电源节点是集成电路焊盘。在一些实施例中，第一电源节点供应有第一电源电压VDD。在一些实施例中，第一电源电压VDD是提供给带隙基准电路10的电压，以供电给(偏置)带隙基准电路10。在一些实施例中，第一电源电压VDD小于约1.25伏。在一些实施例中，第一电源电压VDD小于约0.9伏。第一电源电压VDD具有大于1.25伏或小于0.9伏的其他值的实施例也在本发明的预期范围内。晶体管101的栅电极电连接至晶体管102的栅电极。在一些实施例中，晶体管101是P型金属氧化物半导体(PMOS)晶体管。在一些实施例中，晶体管101在线性区中运行。在非限制性的实例中，用于晶体管101的漏-源极电压(VDS)的第一电源电压VDD足够低，以小于晶体管101的漏极饱和电压(VDSAT)或过驱动电压(VOD)。过驱动电压的实例是PMOS晶体管的源-栅电压(VSG)减去阈值电压(VTH)。对于在线性区中运行的晶体管101，第一电源电压VDD小于第一BJT 121的过驱动电压VOD和基极-发射极电压(VBE)的总和。

晶体管102将第二电流I2提供给第二BJT 122和电阻器件132、133。在一些实施例中，晶体管102的源电极电连接至第一电压源节点。晶体管102的栅电极电连接至晶体管101的栅电极。在一些实施例中，晶体管101和晶体管102具有基本相同的尺寸。在类似的偏置条件下，具有相同尺寸的晶体管101和102生成类似的漏极电流。在一些实施例中，具有相同尺寸的晶体管101和102具有基本相等的沟道长度和宽度。在集成电路中，工艺变化会引起具有相同布局尺寸(例如，沟道长度和宽度)的两个晶体管在制造之后呈现出不匹配。在一个非限制性的实例中，晶体管101的宽度和沟道长度均分别在小于晶体管102的宽度和沟道长度的正负10％的范围内。晶体管101和102之间的尺寸的不匹配基于半导体制造工艺、布局风格和布局尺寸而变化。在一些实施例中，晶体管102是PMOS晶体管。

第一BJT 121提供了与绝对温度互补(CTAT)的基极-发射极电压(VBE)。基极-发射极电压(VBE)通常表示为：

$\mathrm{VBE}=\frac{\mathrm{kT}}{q}\ln \left(\frac{I_C}{I_S}\right),$

其中，Ic是集电极电流，而Is是反向饱和电流。尽管VBE包括与温度(T)成正比的项(kT/q)，但是与反向饱和电流Is成反比在该等式中占主导地位，使得总体VBE温度依赖是CTAT。

第一BJT 121的发射极电连接至晶体管101的漏电极和放大器电路110的第一输入端子。第一BJT 121的集电极电连接至第二电源节点。在一些实施例中，第二电源节点是集成电路焊盘(例如，接地焊盘或VSS焊盘)。第一BJT 121的基极电连接至第二电源节点。

第二BJT 122基于由晶体管102供应的第二电流I2而建立第二VBE。第二BJT 122的发射极通过电阻器件132电连接至晶体管102的漏电极和放大器电路110的第二输入端子。在一些实施例中，电阻器件132是集成电阻器。在一些实施例中，集成电阻器是在集成电路工艺(诸如，互补金属氧化物半导体(CMOS)工艺)中制造的电阻电路元件。在一些实施例中，电阻器件132是多晶硅电阻器或扩散电阻器。其他类型的电阻器用于电阻器件132的实施例也在本发明的预期范围内。电阻器件132的第一端子电连接至晶体管102的漏电极和放大器电路110的第二输入端子。电阻器件132的第二端子电连接至第二BJT 122的发射极。第二BJT 122的集电极电连接至第二电源节点。在一些实施例中，第一BJT 121是PNP型BJT。在一些实施例中，第二BJT 122是PNP型BJT。第二BJT 122的基极电连接至第二电源节点。

放大器电路110将晶体管101的漏电极处的第一电压V1调节成与晶体管102的漏电极处的第二电压V2相等。放大器电路110的第一输入端子(例如，反相输入端子)电连接至晶体管101的漏电极(节点11)。放大器电路110的第二输入端子(例如，非反相输入端子)电连接至晶体管102的漏电极(节点12)。放大器电路110的输出端子电连接至晶体管101的栅电极和晶体管102的栅电极。在一些实施例中，放大器电路110是运算放大器。

晶体管101、102通过放大器电路110形成闭环反馈，从而迫使第一电压V1等于第二电压V2。作为一个实例，当第二电压V2增大至高于第一电压V1的电平时，放大器增大晶体管101、102的栅电极处的电压。晶体管101、102的栅电极处的增大的电压减小第一电流I1和第二电流I2。第一电流I1和第二电流I2的减小促使第二电压V2相对于第一电压V1下降，以使第一电压V1和第二电压V2再次相等。

放大器电路110保持第二电压V2等于第一BJT 121的VBE(或“VBE1”)。然后第二电流I2等于(VBE1-VBE2)/R₁₃₂，其中，VBE2是第二BJT 122的VBE，并且R₁₃₂是电阻器件132的电阻。流过电阻器件132的电流是ΔVBE(项VBE1-VBE2)的函数，其与绝对温度成比例PTAT。

在一些实施例中，带隙基准电路10还包括电阻器件131、133。电阻器件131的第一端子电连接至晶体管101的漏电极和放大器电路110的第一输入端子。电阻器件131的第二端子电连接至第二电源节点(例如，接地)。电阻器件133的第一端子电连接至晶体管102的漏电极和放大器电路110的第二输入端子。电阻器件133的第二端子电连接至第二电源节点(例如，接地)。在一些实施例中，电阻器件131、133是多晶硅电阻器、扩散电阻器等。用于电阻器件131、133的其他类型的电阻器的实施例也在本发明的预期范围内。在包括电阻器件131、133的实施例中，第二电流I2由下式给出：

$I2=\frac{V_T\ln n}{R_{132}}+\frac{{\mathrm{VBE}}_{121}}{R_{133}},$

其中，V_T是热电压，n是第二BJT 122的尺寸与第一BJT 121的尺寸的比率，R₁₃₂是电阻器件132的电阻，VBE₁₂₁是第一BJT 121的基极-发射极电压，并且R₁₃₃是电阻器件133的电阻。用于第二电流I2的方程式的第一项与绝对温度成比例(PTAT)，而第二项与绝对温度互补(CTAT)。比率n的适当的设计和电阻器件131、132、133允许第二电流I2在工艺、电压和温度(PVT)的较大范围内几乎不变。

在一个或多个实施例中，带隙基准级包括晶体管101、102、放大器电路110、第一BJT 121和第二BJT 122以及电阻器件132。在一些实施例中，带隙基准级还包括电阻器件131、133。在一些实施例中，带隙基准级是较大带隙基准电路的一个电路级。在一些实施例中，带隙基准级是第一级，其进行至第二级。例如，在一些实施例中，第二级包括源极跟随器电路或其他类型的放大电路。

晶体管103的栅电极电连接至晶体管101的栅电极和晶体管102的栅电极。由于晶体管103的栅电极电连接至晶体管102的栅电极，所以晶体管103镜像第二电流I2以生成第三电流I3。此外，由于晶体管101、102、103的栅电极都被节点13处的电压直接偏置，所以晶体管101、102、103的栅极电压相同。晶体管103的源电极电连接至第一电源节点。晶体管101、102、103的源极电压相同(晶体管101、102、103的源电极都被第一电源节点处的第一电源电压直接偏置)。在一些实施例中，晶体管103是PMOS晶体管。在一些实施例中，晶体管101和晶体管103具有基本相同的尺寸。如上所讨论的，晶体管101、103的布局尺寸可以基本相同，并且在制造之后，根据制造工艺、布局风格和布局尺寸，集成电路(IC)中的晶体管101、103的物理尺寸可以呈现出不匹配。

对于正如所描述的晶体管101、102、103，栅极电压和源极电压都相同。在一些实施例中，晶体管101、102、103的尺寸基本相同。在线性区中，PMOS晶体管的漏极电流由下式给出：

$I_D={\mathrm{\μ}}_p{C}_{\mathrm{ox}}\frac{W}{L}((V_{\mathrm{SG}}-V_{\mathrm{thp}})V_{\mathrm{SD}}-\frac{V_{\mathrm{SD}}^2}{2}),$

其中，μ_p是电荷载流子有效迁移率，W是栅极宽度，L是栅极长度(或“沟道长度”)，C_ox是每单位面积的栅极氧化物电容，并且V_thp是PMOS阈值电压。线性区中的漏极电流与源-漏电压V_SD相关联。除了将用于所有的晶体管101、102、103的W、L和V_SD设计为相等之外，控制晶体管101、102、103的源-漏电压V_SD确保由晶体管101、102、103所生成的漏极电流(第一电流I1、第二电流I2和第三电流I3)是一致的。

为了将晶体管103的漏电极处的电压设置为等于晶体管102的漏电极处的电压，带隙基准电路10还包括电压控制电路140。电压控制电路140控制晶体管103的漏电极处的电压。在一些实施例中，电压控制电路140将晶体管103的漏电极处的电压V3保持在等于第二电压V2(即，晶体管102的漏电极处的电压)的电平。换句话说，晶体管103的漏电极处的电压V3跟踪电压V2。例如，当电压V2增大时，电压V3增大，并且当电压V2降低时，电压V3降低。执行与电压控制电路140相同功能的其他电路也在本发明的范围内。

电压控制电路140也将晶体管103的源-漏电压调节为基本等于晶体管102的源-漏电压。电压控制电路140电连接至晶体管102的漏电极、晶体管103的漏电极和带隙基准电路10的输出节点15。在一些实施例中，通过电压控制电路140和放大器电路110将晶体管101、102、103的源-漏电压调节为处于彼此的预定值内。在一些实施例中，将晶体管101、102、103的源-漏电压调节为小于彼此的5％的范围内。在一些实施例中，将晶体管101、102、103的源-漏电压调节小于彼此的1％的范围内。其他预定值也在本发明的范围内。电压控制电路140的设计者可以在面积、功耗和调节性能之间获得平衡(trade off，又称为折衷)。例如，可以通过牺牲面积或功耗来实现调节性能的增益。

由于晶体管103的漏电极处的电压V3密切跟踪晶体管102的漏电极处的电压V2，所以由晶体管103传导的电流I3密切跟踪由晶体管102传导的电流I2。这是期望的，使得即使晶体管101、102、103在线性区中运行，带隙基准电路10的电压Vref也保持非常稳定。仿真数据示出，由包括电压控制电路140的带隙基准电路10生成的基准电压Vref的温度变化小于20ppm/℃(“ppm”＝“百万分率”)。作为一个非限制性实例，如果基准电压Vref设计为标称1伏，则基准电压Vref在70℃温度范围内的变化小于1.4毫伏(mV)(70*20/1,000,000＝0.0014)。下面更具体地描述电压控制电路140及其功能。

电压控制电路140的放大器电路141放大第二电压V2和第三电压V3之间的电压差。电压控制电路140的晶体管142通过放大器电路141建立负反馈环，以迫使第三电压V3等于第二电压V2。放大器电路141的第一输入端子(例如，反相输入端子)电连接至晶体管103的漏电极和晶体管142的源电极。放大器电路141的第二输入端子(例如，非反相输入端子)电连接至晶体管102的漏电极和放大器电路110的第二输入端子。放大器电路141的输出端子电连接至晶体管142的栅电极。仿真数据示出，放大器电路141的芯片面积可以小于图1所示的所有其他组件的芯片面积的10％，同时保持与上述相同的功能。为放大器电路141设计更大或更小尺寸的实施例也在本发明的预期范围内。设计者可以平衡芯片面积、功耗和电路性能，以实现带隙基准电路10的期望的总体电路性能。电阻器件134的第二端子电连接至第二电源节点(例如，接地)。

电压控制电路140的晶体管142的源电极电连接至晶体管103的漏电极(节点14)。晶体管142的漏电极电连接至电阻器件134的第一端子。在一些实施例中，晶体管142是PMOS晶体管。在一些实施例中，电阻器件134是多晶硅电阻器或扩散电阻器。电阻器件是另一类型的电阻器的实施例也在发明的预期范围内。

基于第二电流I2的以上方程式，节点15处的基准电压Vref可以表示为：

Vref＝R₁₃₄mI2，

其中，R₁₃₄是电阻器件134的电阻，并且m是晶体管103和晶体管102(或晶体管101)之间的尺寸比率。在一些实施例中，m是1。m大于或小于1的其他实施例也在本发明的预期范围内。乘积m*I2是第三电流I3。

图2是根据本发明的一个或多个实施例示出器件20的示意图。器件20在许多方面类似于带隙基准电路10，并且相同的参考标号指的是相同组件。在一些实施例中，放大器电路141的第二输入端子电连接至晶体管101的漏电极。由于节点11处的电压V1等于节点12处的电压V2，所以将放大器电路141的第二输入端子电连接至晶体管101的漏电极能够实现与图1中示出的配置(放大器电路141的第二输入端子电连接至节点12)相同的效果。

图3是根据本发明的一个或多个实施例的用于操作器件(例如，带隙基准电路10或器件20)的方法30的流程图。为了说明的目的，参照图1或图2，但是方法30不应解释为限于其中所示出的器件10、20。

在操作300中，放大器电路110将带隙基准级的第一电压V1和第二电压V2进行比较。在一些实施例中，带隙基准级包括如图1或图2所示布置的晶体管101、102、放大器电路110、电阻器131、132、133以及BJT 121、122。在一些实施例中，将第一电压和第二电压进行比较的放大器电路110是运算放大器电路。在一些实施例中，放大器电路将第一BJT 121的基极-发射极电压VBE1与第二BJT 122的基极-发射极电压VBE2和电阻器电压V₁₃₂(电阻器件132两端的电压)的总和进行比较。

放大器电路110响应于第一电压V1和第二电压V2生成第一控制电压VC1(例如，对应于放大器电路110的输出端子的节点13处的电压)。第一控制电压VC1控制带隙基准级的晶体管102。在一些实施例中，第一控制电压VC1通过建立晶体管102的栅电极处的栅极电压而控制晶体管102的源-栅电压VSG。在一些实施例中，第一控制电压VC1控制晶体管102的第二电流I2的振幅。在一些实施例中，当第一控制电压VC1增大时，晶体管102的第二电流I2减小。在一些实施例中，当第一控制电压VC1减小时，晶体管102的第二电流I2增大。据说放大器电路110可以调节晶体管102的第二电流I2。例如，如果温度的变化增大第二电压V2，则放大器电路110增大第一控制电压VC1以减小流过电阻器件132(其建立电阻器电压V₁₃₂)的第二电流I2。

在操作320中，由第一控制电压VC1和基本等于第一电压V1或第二电压V2的第二控制电压(例如，第三电压V3)控制晶体管103。在一些实施例中，由第一电压V1和基本等于第二电压V2的第二控制电压V3控制(例如，如图1所示)晶体管103。在一些实施例中，响应于第二电压V2，通过电压控制电路140建立第二控制电压V3。在一些实施例中，电压控制电路140通过放大器电路141建立第二控制电压V3。在一些实施例中，第二放大器电路通过晶体管142调节晶体管103的漏电压(例如，第三电压V3)。在一些实施例中，放大器电路141响应于第二电压V2的变化或第二控制电压V3的变化来控制晶体管142的栅极电压。

在操作330中，响应于第一控制电压VC1和第二控制电压V3，由晶体管103生成电流I3。在一些实施例中，响应于PMOS晶体管103的栅电极处建立的第一控制电压VC1和PMOS晶体管103的漏电极处建立的第二控制电压V3，由PMOS晶体管(晶体管103)生成第三电流I3。在一些实施例中，由与晶体管102基本相同地被电偏置(基本类似的栅极电压、源极电压和漏极电压)的晶体管103生成第三电流I3。在一些实施例中，当晶体管103在线性区中运行时，生成第三电流I3。

在操作340中，响应于由晶体管103传导的第三电流I3输出带隙基准电压Vref。在一些实施例中，通过使第三电流流过电阻器件134而建立带隙基准电压Vref。

实施例可以实现优势。带隙基准电路10、20和相关的方法30即使在非常低功率(例如，电源电压小于约0.9伏)运行的过程中也能够生成非常稳定的(小于约20ppm/℃温度系数)基准电压Vref。即使晶体管103在线性区中运行，也保持基准电压Vref的稳定性。

根据本发明的一个或多个实施例，一种器件包括带隙基准级、镜像电流源、电压控制电路和电阻器件。带隙基准级配置为生成第一电流、第一控制电压和第一电压。镜像电流源配置为响应于第一控制电压和第二控制电压而生成第二电流。电压控制电路配置为迫使第二控制电压基本等于第一电压。电阻器件配置为响应于第二电流而生成基准电压。

根据本发明的一个或多个实施例，一种器件包括放大器电路、第一、第二和第三晶体管、电压控制电路和电阻器件。第一晶体管具有电连接至放大器电路的输出端子的控制端子和电连接至放大器电路的反相输入端子的第一端子。第二晶体管具有电连接至放大器电路的输出端子的控制端子和电连接至放大器电路的非反相输入端子的第一端子。第三晶体管具有电连接至放大器电路的输出端子的控制端子。电压控制电路具有电连接至第三晶体管的第一端子的第一端子和电连接至放大器电路的反相输入端子的第二端子。电阻器件的第一端子电连接至电压控制电路的第三端子。

根据本发明的一个或多个实施例，一种方法包括通过带隙基准级的放大器电路将带隙基准级的第一电压和第二电压进行比较；响应于第一和第二电压，通过由放大器电路所生成的第一控制电压控制第一晶体管；通过第一控制电压和基本等于第一电压或第二电压的第二控制电压控制第二晶体管；响应于第一控制电压和第二控制电压，由第二晶体管生成电流；以及响应于由第二晶体管所传导的电流输出带隙基准电压。

如在该申请中使用的，“或”旨在意指包括的“或”，而不是排他的“或”。此外，除非另有说明或从上下文中清楚地指出为单数形式，如在该申请中使用的“一”和“一个”通常解释为意指“一个或多个”。而且，A和B等的至少一个通常意指A或B或者A和B。此外，在某种程度上，在详细说明书或权利要求中使用了“包括”、“具有着”、“有”、“带有”和/或其变化，这些术语旨在以类似术语“包括着”的意义是包括的。此外，如在该申请中使用的术语“之间”通常是包括性的(例如，“在A和B之间”包括A和B的内边缘)。

虽然详细描述了本实施例及它们的优势，但应该理解，在不背离所附权利要求限定的本发明的精神和范围的情况下，本文中可作出一种或多种变化、替代和改变。此外，本申请的范围不旨在限于说明书中所述的工艺、机器、制造、物质组成、工具、方法和步骤的具体实施例。根据本发明，作为本领域的一般技术人员将容易地从本发明中理解，可以利用现存的或之后开发的执行与在此描述的相应实施例基本相同的功能或实现基本相同的结果的工艺、机器、制造、物质组成、工具、方法或步骤。因此，所附权利要求旨在将这些工艺、机器、制造、物质组成、工具、方法或步骤包括在它们的范围内。

Claims (10)

1.一种用于生成带隙基准电压的器件，包括：

电流镜电路，配置为生成控制电流，其中，所述电流镜电路包括至少一个晶体管；

放大器，连接至电流镜，所述放大器配置为生成控制电压，以控制所述电流镜；

电压控制电路，连接至所述电流镜电路和所述放大器，所述电压控制电路配置为基于所述控制电流控制所述带隙基准电压；以及

输出电路，连接至所述电压控制电路，所述输出电路配置为生成所述带隙基准电压；

其中，当所述至少一个晶体管在线性区中运行时，所述带隙基准电压保持稳定。

2.根据权利要求1所述的器件，其中，所述电流镜电路包括配置为生成第一电流的至少一个晶体管、配置为生成第二电流的第二晶体管和配置为生成所述控制电流的第三晶体管，其中，所述至少一个晶体管、所述第二晶体管和所述第三晶体管中的每个均具有附接至电源节点的第一端子和附接至公共节点的栅极端子。

3.根据权利要求2所述的器件，其中，所述放大器包括附接至所述公共节点的输出端子。

4.根据权利要求2所述的器件，其中，所述第一电流驱动附接至所述放大器的第一输入端子的电压节点，并且所述第二电流驱动附接至所述放大器的第二输入端子的第二电压节点。

5.根据权利要求1所述的器件，还包括：

至少一个元件，具有与绝对温度互补(CTAT)的电压响应曲线。

6.根据权利要求5所述的器件，其中，所述至少一个元件包括两个双极结型晶体管。

7.根据权利要求1所述的器件，其中，所述输出电路包括电阻器。

8.根据权利要求1所述的器件，其中，所述至少一个晶体管是所述电流镜电路中的PMOS晶体管。

9.一种用于生成带隙基准电压的器件，包括：

第一电路，配置为生成控制电流、第一节点电压和第二节点电压，所述第一电路包括晶体管；

反馈路径，配置为保持所述第一节点电压和所述第二节点电压基本相等；

第二电路，配置为由所述控制电流生成所述带隙基准电压；以及

第二反馈路径，配置为通过将所述控制电流和由所述第一电路生成的中间电流进行比较来调整所述带隙基准电压，其中，所述第一电路、所述反馈路径、所述第二电路和所述第二反馈路径配置为当所述晶体管在线性区中运行时，生成稳定的带隙基准电压。

10.一种生成带隙基准电压的方法，包括：

使用在线性区中运行的至少一个晶体管生成第一节点处的第一电流和第二节点处的第二电流；

反馈所述第一节点处的电压和所述第二节点处的第二电压，以保持所述第一电流基本等于所述第二电流；

镜像所述第二电流以生成第三节点处的第三电流；以及

反馈所述第三节点处的电压和输出节点处的电压，以将所述输出节点处的电压保持在期望的带隙基准电压处。