CN105810663A - 一种屏蔽差分硅通孔结构及制作方法 - Google Patents

一种屏蔽差分硅通孔结构及制作方法 Download PDF

Info

Publication number
CN105810663A
CN105810663A CN201610300266.7A CN201610300266A CN105810663A CN 105810663 A CN105810663 A CN 105810663A CN 201610300266 A CN201610300266 A CN 201610300266A CN 105810663 A CN105810663 A CN 105810663A
Authority
CN
China
Prior art keywords
layer
interconnection
differential lines
silicon
screen layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610300266.7A
Other languages
English (en)
Other versions
CN105810663B (zh
Inventor
卢启军
朱樟明
丁瑞雪
李跃进
杨银堂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xidian University
Original Assignee
Xidian University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xidian University filed Critical Xidian University
Priority to CN201610300266.7A priority Critical patent/CN105810663B/zh
Publication of CN105810663A publication Critical patent/CN105810663A/zh
Application granted granted Critical
Publication of CN105810663B publication Critical patent/CN105810663B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device

Abstract

本发明属于涉及一种屏蔽差分硅通孔结构及制作方法。一种屏蔽差分硅通孔结构，其从上往下依次为顶层介质层、硅衬底和底层介质层。一种屏蔽差分硅通孔结构的制备方法，包括(1)在硅衬底上刻蚀环形盲槽；(2)制备第一介质层；(3)制备屏蔽层；(4)刻蚀盲孔；(5)制备第二介质层；(6)制备差分线；(7)制备顶层介质层；(8)在顶层介质层上刻蚀环形槽和两个圆柱形孔；(9)制备顶层互连屏蔽层和顶层互连差分线；(10)将硅衬底减薄；(11)去除表层损伤层；(12)制备底层介质层；(13)在底层介质层上刻蚀环形槽和两个圆柱形孔；(14)制备底层互连屏蔽层和底层互连差分线。

Description

一种屏蔽差分硅通孔结构及制作方法
技术领域
本发明属于三维集成电路领域，具体涉及一种屏蔽差分硅通孔结构及制作方法。
背景技术
三维集成电路(3DIC)具有封装密度高、噪声免疫强、功率损耗小、工作速度高和能实现不同工艺间的异质集成(逻辑，存储器，射频，模拟等等)的优点，并能克服许多传统平面集成电路面临的物理的、工艺的和电的限制。在三维集成电路中，大量的同质或异质的芯片层叠起来，并且使用硅通孔(TSV)作为芯片间的垂直导电通道。这些硅通孔已经成为影响三维集成电路整体性能的关键组件。
根据信号的传输方式，硅通孔可分为单端硅通孔和差分信号硅通孔。单端硅通孔包括信号-地硅通孔对(其中一根用作信号传输，另一根作为其返回通路)和同轴硅通孔(其中内部导体用作信号传输，外面的金属环作为其返回通路)。信号-地硅通孔对结构简单，容易加工实现，成本低。同轴硅通孔具有传输损耗小和能有效抑制耦合噪声的优点。然而，它们均不能传输差分信号，所以不能应用于高速三维集成电路。在实际应用中，为了保证高速信号的信号完整性，差分信号技术通常被使用在高速I/O通道。因此，差分硅通孔将成为高速三维集成电路的一个必要组件，它需要使用两根信号硅通孔传输差分信号且其他硅通孔作为其返回通路。
学者们已经成功的加工和测试了地-信号-信号-地(Ground-Signal-Signal-Ground,GSSG)形式的差分硅通孔，并且提出了它的等效电路模型。而然，在高密度硅通孔阵列中，由于周围硅通孔状态的不确定性，采用GSSG形式的差分硅通孔不可避免的会受到差模噪声干扰，致使其传输的差分信号严重恶化，尤其是在高频段。另外，这种形式的差分硅通孔还存在传输损耗大的缺点。
发明内容
发明目的：本发明针对上述现有技术存在的问题做出改进，即本发明的第一个目的在于公开一种屏蔽差分硅通孔结构。本发明的第二个目的在于公开一种屏蔽差分硅通孔结构的制备方法。
技术方案：一种屏蔽差分硅通孔结构，包括顶层介质层、顶层互连屏蔽层、顶层互连差分线、硅衬底、第一介质层、屏蔽层、第二介质层、差分线、底层介质层、底层互连屏蔽层和底层互连差分线：
差分硅通孔结构从上往下依次为顶层介质层、硅衬底和底层介质层；
所述顶层介质层设有呈环形通槽分布的顶层互连屏蔽层，所述顶层互连屏蔽层内侧设有两个呈圆柱形通孔分布的顶层互连差分线；
所述硅衬底设有呈环形通槽分布的屏蔽层，在所述屏蔽层的内侧设有两个呈圆柱形通孔分布的差分线，在所述屏蔽层与所述硅衬底之间设有第一介质层，在所述差分线与所述硅衬底之间设有第二介质层；
所述底层介质层设有呈环形通槽分布的底层互连屏蔽层，所述底层互连屏蔽层内侧设有两个呈圆柱形通孔分布的底层互连差分线；
所述顶层互连屏蔽层、所述屏蔽层、所述底层互连屏蔽层依次相连；
所述顶层互连差分线、所述差分线、所述底层互连差分线依次相连。
进一步地，所述两个顶层互连差分线关于顶层互连屏蔽层中心线中心对称。
进一步地，所述两个差分线关于屏蔽层中心线中心对称。
进一步地，所述两个底层互连差分线关于底层互连屏蔽层中心线中心对称。
作为本发明中一种屏蔽差分硅通孔结构的一种优选方案：所述顶层互连屏蔽层为铜层、钨层或多晶硅层，所述顶层互连差分线为铜线、钨线或多晶硅线。
作为本发明中一种屏蔽差分硅通孔结构的一种优选方案：所述屏蔽层为铜层、钨层或多晶硅层，所述差分线为铜线、钨线或多晶硅线。
作为本发明中一种屏蔽差分硅通孔结构的一种优选方案：所述第一介质层为二氧化硅层、氮化硅层或有机聚合物苯并环丁烯层，所述第二介质层为二氧化硅层、氮化硅层或有机聚合物苯并环丁烯层。
作为本发明中一种屏蔽差分硅通孔结构的一种优选方案：所述底层互连屏蔽层为铜层、钨层或多晶硅层，所述底层互连差分线为铜线、钨线或多晶硅线。
一种屏蔽差分硅通孔结构的制备方法，包括以下步骤：
(1)在硅衬底上通过反应离子的方式刻蚀环形盲槽；
(2)在步骤(1)所述环形盲槽的内表面通过等离子体增强化学汽相淀积或次常压化学气相淀积制备第一介质层；
(3)在步骤(2)第一介质层表面通过电化学淀积或化学气相淀积法制备屏蔽层并进行化学机械抛光；
(4)在步骤(3)所述屏蔽层内部硅衬底上通过反应离子的方式刻蚀两个圆柱形盲孔；
(5)在步骤(4)两个圆柱形盲孔表面通过等离子体增强化学汽相淀积或次常压化学气相淀积制备第二介质层；
(6)在步骤(5)第二介质层表面通过电化学淀积或化学气相淀积法制备差分线并进行化学机械抛光；
(7)在步骤(6)化学机械抛光后表面上通过化学气相淀积制备顶层介质层；
(8)在步骤(7)所述顶层介质层上通过反应离子的方式同时刻蚀环形槽和两个圆柱形孔直至屏蔽层和差分线完全露出为止；
(9)在步骤(8)所述环形槽和两个圆柱形孔内通过电化学淀积或化学气相淀积法制备顶层互连屏蔽层和顶层互连差分线并进行化学机械抛光；
(10)将硅衬底翻转在其背面通过粗研磨和细研磨将硅衬底减薄直至露出屏蔽层和差分线为止；
(11)在步骤(10)硅衬底背面减薄后表面上通过干法或湿法刻蚀去除表层的损伤层；
(12)在步骤(11)去除表层损伤层的硅衬底表面上通过化学气相淀积制备底层介质层；
(13)在步骤(12)所述底层介质层上通过反应离子的方式同时刻蚀环形槽和两个圆柱形孔直至屏蔽层和差分线完全露出为止；
(14)在步骤(13)所述环形槽和两个圆柱形孔内通过电化学淀积或化学气相淀积法制备底层互连屏蔽层和底层互连差分线并进行化学机械抛光。
有益效果：本发明公开的一种屏蔽差分硅通孔结构及制作方法具有以下有益效果：
1、本发明和普通单端同轴型硅通孔的工艺步骤相同，不需要额外的工艺步骤，成本低；
2、可抑制差模噪声干扰；
3、传输损耗小；
4、本发明属于封闭结构，内部差分传输线对周围其他硅通孔的电磁特性影响小，可简化电磁隔离设计，提高芯片面积的利用率以及三维集成电路的整体性能。
附图说明
图1a为本发明公开的一种屏蔽差分硅通孔结构的侧视图；
图1b为本发明公开的一种屏蔽差分硅通孔结构的俯视图；
图2a～13a为一种屏蔽差分硅通孔结构的制备方法的工艺流程示意图；
图2b～13b为一种屏蔽差分硅通孔结构的制备方法的工艺流程示意图；
其中：
101-顶层介质层102-顶层互连屏蔽层
103-顶层互连差分线201-硅衬底
202-第一介质层203-屏蔽层
204-第二介质层205-差分线
301-底层介质层302-底层互连屏蔽层
303-底层互连差分线
具体实施方式：
下面对本发明的具体实施方式详细说明。
具体实施例1
如图1a、图1b、图2a～13a和图2b～13b所示，一种屏蔽差分硅通孔结构，包括顶层介质层101、顶层互连屏蔽层102、顶层互连差分线103、硅衬底201、第一介质层202、屏蔽层203、第二介质层204、差分线205、底层介质层301、底层互连屏蔽层302和底层互连差分线303：
差分硅通孔结构从上往下依次为顶层介质层101、硅衬底201和底层介质层301；
顶层介质层101设有呈环形通槽分布的顶层互连屏蔽层102，顶层互连屏蔽层102内侧设有两个呈圆柱形通孔分布的顶层互连差分线103；
硅衬底201设有呈环形通槽分布的屏蔽层203，在屏蔽层203的内侧设有两个呈圆柱形通孔分布的差分线205，在屏蔽层203与硅衬底201之间设有第一介质层202，在差分线205与硅衬底201之间设有第二介质层204；
底层介质层301设有呈环形通槽分布的底层互连屏蔽层302，底层互连屏蔽层302内侧设有两个呈圆柱形通孔分布的底层互连差分线303；
顶层互连屏蔽层102、屏蔽层203、底层互连屏蔽层302依次相连；
顶层互连差分线103、差分线205、底层互连差分线303依次相连。
进一步地，所述两个顶层互连差分线103关于顶层互连屏蔽层102中心线中心对称。
进一步地，所述两个差分线205关于屏蔽层203中心线中心对称。
进一步地，所述两个底层互连差分线303关于底层互连屏蔽层302中心线中心对称。
进一步地，顶层互连屏蔽层102为铜层，顶层互连差分线103为铜线。
进一步地，屏蔽层203为铜层，差分线205为铜线。
进一步地，第一介质层202为二氧化硅层，所述第二介质层204为二氧化硅层。
进一步地，底层互连屏蔽层302为铜层，底层互连差分线303为铜线。
一种屏蔽差分硅通孔结构的制备方法，包括以下步骤：
(1)在硅衬底上通过反应离子的方式刻蚀环形盲槽；
(2)在步骤(1)所述环形盲槽的内表面通过等离子体增强化学汽相淀积或次常压化学气相淀积制备第一介质层；
(3)在步骤(2)第一介质层表面通过电化学淀积或化学气相淀积法制备屏蔽层并进行化学机械抛光；
(4)在步骤(3)屏蔽层内部硅衬底上通过反应离子的方式刻蚀两个圆柱形盲孔；
(5)在步骤(4)两个圆柱形盲孔表面通过等离子体增强化学汽相淀积或次常压化学气相淀积制备第二介质层；
(6)在步骤(5)第二介质层表面通过电化学淀积或化学气相淀积法制备差分线并进行化学机械抛光；
(7)在步骤(6)化学机械抛光后表面上通过化学气相淀积制备顶层介质层；
(8)在步骤(7)顶层介质层上通过反应离子的方式同时刻蚀环形槽和两个圆柱形孔直至屏蔽层和差分线完全露出为止；
(9)在步骤(8)所述环形槽和两个圆柱形孔内通过电化学淀积或化学气相淀积法制备顶层互连屏蔽层和顶层互连差分线并进行化学机械抛光；
(10)将硅衬底翻转在其背面通过粗研磨和细研磨将硅衬底减薄直至露出屏蔽层和差分线为止；
(11)在步骤(10)硅衬底背面减薄后表面上通过干法或湿法刻蚀去除表层的损伤层；
(12)在步骤(11)去除表层损伤层的硅衬底表面上通过化学气相淀积制备底层介质层；
(13)在步骤(12)底层介质层上通过反应离子的方式同时刻蚀环形槽和两个圆柱形孔直至屏蔽层和差分线完全露出为止；
(14)在步骤(13)所述环形槽和两个圆柱形孔内通过电化学淀积或化学气相淀积法制备底层互连屏蔽层和底层互连差分线并进行化学机械抛光。
具体实施例2
与具体实施例1大致相同，区别仅仅在于：
顶层互连屏蔽层102为钨层，顶层互连差分线103为钨线。
屏蔽层203为钨层，差分线205为钨线。
第一介质层202为氮化硅层，所述第二介质层204为氮化硅层。
底层互连屏蔽层302为钨层，底层互连差分线303为钨线。
具体实施例3
与具体实施例1大致相同，区别仅仅在于：
顶层互连屏蔽层102为多晶硅层，顶层互连差分线103为多晶硅线。
屏蔽层203为多晶硅层，差分线205为多晶硅线。
第一介质层202为有机聚合物苯并环丁烯层，所述第二介质层204为有机聚合物苯并环丁烯层。
底层互连屏蔽层302为多晶硅层，底层互连差分线303为多晶硅线。
上面对本发明的实施方式做了详细说明。但是本发明并不限于上述实施方式，在所属技术领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下做出各种变化。

Claims (9)

1.一种屏蔽差分硅通孔结构，其特征在于，包括顶层介质层、顶层互连屏蔽层、顶层互连差分线、硅衬底、第一介质层、屏蔽层、第二介质层、差分线、底层介质层、底层互连屏蔽层和底层互连差分线：
差分硅通孔结构从上往下依次为顶层介质层、硅衬底和底层介质层；
所述顶层介质层设有呈环形通槽分布的顶层互连屏蔽层，所述顶层互连屏蔽层内侧设有两个呈圆柱形通孔分布的顶层互连差分线；
所述硅衬底设有呈环形通槽分布的屏蔽层，在所述屏蔽层的内侧设有两个呈圆柱形通孔分布的差分线，在所述屏蔽层与所述硅衬底之间设有第一介质层，在所述差分线与所述硅衬底之间设有第二介质层；
所述底层介质层设有呈环形通槽分布的底层互连屏蔽层，所述底层互连屏蔽层内侧设有两个呈圆柱形通孔分布的底层互连差分线；
所述顶层互连屏蔽层、所述屏蔽层、所述底层互连屏蔽层依次相连；
所述顶层互连差分线、所述差分线、所述底层互连差分线依次相连。
2.根据权利要求1所述的一种屏蔽差分硅通孔结构，其特征在于，所述两个顶层互连差分线关于顶层互连屏蔽层中心线中心对称。
3.根据权利要求1所述的一种屏蔽差分硅通孔结构，其特征在于，所述两个差分线关于屏蔽层中心线中心对称。
4.根据权利要求1所述的一种屏蔽差分硅通孔结构，其特征在于，所述两个底层互连差分线关于底层互连屏蔽层中心线中心对称。
5.根据权利要求1所述的一种屏蔽差分硅通孔结构，其特征在于，所述顶层互连屏蔽层为铜层、钨层或多晶硅层，所述顶层互连差分线为铜线、钨线或多晶硅线。
6.根据权利要求1所述的一种屏蔽差分硅通孔结构，其特征在于，所述屏蔽层为铜层、钨层或多晶硅层，所述差分线为铜线、钨线或多晶硅线。
7.根据权利要求1所述的一种屏蔽差分硅通孔结构，其特征在于，所述第一介质层为二氧化硅层、氮化硅层或有机聚合物苯并环丁烯层，所述第二介质层为二氧化硅层、氮化硅层或有机聚合物苯并环丁烯层。
8.根据权利要求1所述的一种屏蔽差分硅通孔结构，其特征在于，所述底层互连屏蔽层为铜层、钨层或多晶硅层，所述底层互连差分线为铜线、钨线或多晶硅线。
9.一种屏蔽差分硅通孔结构的制备方法，其特征在于，包括以下步骤：
(1)在硅衬底上通过反应离子的方式刻蚀环形盲槽；
(2)在步骤(1)所述环形盲槽的内表面通过等离子体增强化学汽相淀积或次常压化学气相淀积制备第一介质层；
(3)在步骤(2)第一介质层表面通过电化学淀积或化学气相淀积法制备屏蔽层并进行化学机械抛光；
(4)在步骤(3)所述屏蔽层内部硅衬底上通过反应离子的方式刻蚀两个圆柱形盲孔；
(5)在步骤(4)两个圆柱形盲孔表面通过等离子体增强化学汽相淀积或次常压化学气相淀积制备第二介质层；
(6)在步骤(5)第二介质层表面通过电化学淀积或化学气相淀积法制备差分线并进行化学机械抛光；
(7)在步骤(6)化学机械抛光后表面上通过化学气相淀积制备顶层介质层；
(8)在步骤(7)所述顶层介质层上通过反应离子的方式同时刻蚀环形槽和两个圆柱形孔直至屏蔽层和差分线完全露出为止；
(9)在步骤(8)所述环形槽和两个圆柱形孔内通过电化学淀积或化学气相淀积法制备顶层互连屏蔽层和顶层互连差分线并进行化学机械抛光；
(10)将硅衬底翻转在其背面通过粗研磨和细研磨将硅衬底减薄直至露出屏蔽层和差分线为止；
(11)在步骤(10)硅衬底背面减薄后表面上通过干法或湿法刻蚀去除表层的损伤层；
(12)在步骤(11)去除表层损伤层的硅衬底表面上通过化学气相淀积制备底层介质层；
(13)在步骤(12)所述底层介质层上通过反应离子的方式同时刻蚀环形槽和两个圆柱形孔直至屏蔽层和差分线完全露出为止；
(14)在步骤(13)所述环形槽和两个圆柱形孔内通过电化学淀积或化学气相淀积法制备底层互连屏蔽层和底层互连差分线并进行化学机械抛光。
CN201610300266.7A 2016-05-06 2016-05-06 一种屏蔽差分硅通孔结构及制作方法 Active CN105810663B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610300266.7A CN105810663B (zh) 2016-05-06 2016-05-06 一种屏蔽差分硅通孔结构及制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610300266.7A CN105810663B (zh) 2016-05-06 2016-05-06 一种屏蔽差分硅通孔结构及制作方法

Publications (2)

Publication Number Publication Date
CN105810663A true CN105810663A (zh) 2016-07-27
CN105810663B CN105810663B (zh) 2018-10-16

Family

ID=56456488

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610300266.7A Active CN105810663B (zh) 2016-05-06 2016-05-06 一种屏蔽差分硅通孔结构及制作方法

Country Status (1)

Country Link
CN (1) CN105810663B (zh)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106449574A (zh) * 2016-12-05 2017-02-22 中国科学院微电子研究所 同轴式差分对硅通孔结构
WO2018102962A1 (zh) * 2016-12-05 2018-06-14 中国科学院微电子研究所 同轴式差分对硅通孔结构
CN108538811A (zh) * 2018-03-20 2018-09-14 杭州电子科技大学 运用硅通孔的低阻止区差分传输结构及其层间互连结构
CN108964627A (zh) * 2018-06-06 2018-12-07 杭州电子科技大学 针对屏蔽差分硅通孔的rc无源均衡器结构及其设计方法
CN108988815A (zh) * 2018-06-06 2018-12-11 杭州电子科技大学 针对屏蔽差分硅通孔的rl无源均衡器结构及其设计方法
CN109411433A (zh) * 2018-09-28 2019-03-01 杭州电子科技大学 一种屏蔽差分多比特硅通孔结构及其制备方法
CN109449138A (zh) * 2018-09-28 2019-03-08 杭州电子科技大学 一种差分多比特硅通孔结构及其制备方法
CN111081632A (zh) * 2019-12-12 2020-04-28 联合微电子中心有限责任公司 一种减小热应力的硅通孔结构及其制造方法
CN112397444A (zh) * 2020-11-16 2021-02-23 西安电子科技大学 一种低串扰的硅通孔结构及其制作方法
WO2024045343A1 (zh) * 2022-09-02 2024-03-07 武汉新芯集成电路制造有限公司 半导体装置及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102412228A (zh) * 2011-10-31 2012-04-11 中国科学院微电子研究所 同轴硅通孔互连结构及其制造方法
CN105206421A (zh) * 2015-10-15 2015-12-30 西安电子科技大学 一种采用硅通孔构成的三维集成电容器及其制造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102412228A (zh) * 2011-10-31 2012-04-11 中国科学院微电子研究所 同轴硅通孔互连结构及其制造方法
CN105206421A (zh) * 2015-10-15 2015-12-30 西安电子科技大学 一种采用硅通孔构成的三维集成电容器及其制造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
QIJUN LU ET AL: "Electrical modeling and characterization of shield differential through-silicon vias", 《IEEE TRANSACTIONS ON ELECTRON DEVICES》 *

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106449574A (zh) * 2016-12-05 2017-02-22 中国科学院微电子研究所 同轴式差分对硅通孔结构
WO2018102962A1 (zh) * 2016-12-05 2018-06-14 中国科学院微电子研究所 同轴式差分对硅通孔结构
CN108538811A (zh) * 2018-03-20 2018-09-14 杭州电子科技大学 运用硅通孔的低阻止区差分传输结构及其层间互连结构
CN108964627B (zh) * 2018-06-06 2022-03-15 杭州电子科技大学 针对屏蔽差分硅通孔的rc无源均衡器结构及其设计方法
CN108988815A (zh) * 2018-06-06 2018-12-11 杭州电子科技大学 针对屏蔽差分硅通孔的rl无源均衡器结构及其设计方法
CN108964627A (zh) * 2018-06-06 2018-12-07 杭州电子科技大学 针对屏蔽差分硅通孔的rc无源均衡器结构及其设计方法
CN108988815B (zh) * 2018-06-06 2022-03-22 杭州电子科技大学 针对屏蔽差分硅通孔的rl无源均衡器结构及其设计方法
CN109411433A (zh) * 2018-09-28 2019-03-01 杭州电子科技大学 一种屏蔽差分多比特硅通孔结构及其制备方法
CN109449138A (zh) * 2018-09-28 2019-03-08 杭州电子科技大学 一种差分多比特硅通孔结构及其制备方法
CN109449138B (zh) * 2018-09-28 2022-09-02 杭州电子科技大学 一种差分多比特硅通孔结构及其制备方法
CN109411433B (zh) * 2018-09-28 2022-09-13 杭州电子科技大学 一种屏蔽差分多比特硅通孔结构及其制备方法
CN111081632A (zh) * 2019-12-12 2020-04-28 联合微电子中心有限责任公司 一种减小热应力的硅通孔结构及其制造方法
CN112397444A (zh) * 2020-11-16 2021-02-23 西安电子科技大学 一种低串扰的硅通孔结构及其制作方法
WO2024045343A1 (zh) * 2022-09-02 2024-03-07 武汉新芯集成电路制造有限公司 半导体装置及其制作方法

Also Published As

Publication number Publication date
CN105810663B (zh) 2018-10-16

Similar Documents

Publication Publication Date Title
CN105810663A (zh) 一种屏蔽差分硅通孔结构及制作方法
US9059183B2 (en) Structure of very high insertion loss of the substrate noise decoupling
US8946873B2 (en) Redistribution structures for microfeature workpieces
US9904009B2 (en) Electrical and optical through-silicon-via (TSV)
US9425125B2 (en) Silicon-glass hybrid interposer circuitry
CN112864026B (zh) 激光结合hf湿刻蚀加工tgv通孔的工艺
CN107644837A (zh) 用于三维存储器的晶圆三维集成引线工艺及其结构
CN101179037A (zh) 高深宽比三维垂直互连及三维集成电路的实现方法
US7772124B2 (en) Method of manufacturing a through-silicon-via on-chip passive MMW bandpass filter
CN107644838A (zh) 用于三维存储器的晶圆三维集成引线工艺及其结构
US8940631B1 (en) Methods of forming coaxial feedthroughs for 3D integrated circuits
US9842774B1 (en) Through substrate via structure for noise reduction
Morikawa et al. Novel TSV process technologies for 2.5 D/3D packaging
CN110911370A (zh) 硅穿孔结构及其形成方法、半导体器件
CN103367237B (zh) 半导体结构的形成方法
CN104617029A (zh) 一种提高半导体晶片键合对准精度的方法
CN112310588A (zh) 一种基于硅通孔的三维混合环耦合器
CN105280617A (zh) 一种重掺杂硅屏蔽硅通孔结构及其制造方法
CN101290922B (zh) 一种实现多系统间互连的三维互连系统
Ren et al. Design, analysis and test of high-frequency interconnections in 2.5 D package with silicon interposer
Tenailleau et al. TSV development, characterization and modeling for 2.5-D interposer applications
Uzunlar et al. Design and fabrication of ultra low-loss, high-performance 3D chip-chip air-clad interconnect pathway
CN107644836A (zh) 用于三维存储器的晶圆三维集成引线工艺及其结构
US11217525B1 (en) Semiconductor structure and method of forming the same
Salah Analysis of coupling capacitance between TSVs and metal interconnects in 3D-ICs

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant