CN105808473B - 用于数字高速信号辅助的电子组件及其方法 - Google Patents

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Abstract

阻抗匹配电路位于集成电路的信号线的端点的信号线的中间。阻抗匹配电路可以包括不在集成电路上和在基板例如板上的分立部件。阻抗匹配电路可以经运行匹配集成电路中例如存储器器件诸如DRAM或DDR DRAM的信号线的阻抗。

Description

用于数字高速信号辅助的电子组件及其方法
技术领域
本文公开的方面主要涉及可作为高速信号辅助来运行的阻抗匹配电路。阻抗匹配电路位于集成电路的信号线端点的中间。
背景技术
信号完整性对于例如大于400MHz的高速集成电路器件是重要的。缺乏信号完整性可能阻碍对数据的访问和数据处理。阻抗对信号完整性的影响随着信号速度增加而增加。在一些应用中，有必要评估上面安装存储器例如DRAM或NAND闪速存储器的封装/板的信号完整性。传统上，阻抗匹配在信号线的终端执行。不过，当在信号线端点添加阻抗匹配时，可能需要重新路由信号线，这会使板布局变得复杂。
发明内容
描述了一种可以用于解决例如集成电路的信号线中的信号完整性问题的数字信号辅助。在示例中，阻抗匹配网络位于存储器控制器及其所连接的存储器电路中间。在示例中，存储器电路可以是双数据速率(DDR)存储器电路。
描述了一种可以包括存储器器件、基板和阻抗匹配电路的电子组件。存储器器件可以包括存储单元和与所述存储单元电气通信的第一通信线，其中，所述第一通信线是细长的并且具有连接至所述存储单元的第一端和第二端。所述基板可以包括连接至第二端并从所述第二端延伸的第二通信线。阻抗匹配电路可以连接至第二端。
在示例中，阻抗匹配电路远离所述第一端并远离所述第二通信线的第三端。阻抗匹配电路可以位于从第一通信线的第一端开始的长度的至少90％的位置。阻抗匹配电路位于从第二通信线的第三端开始的第二通信线的长度的至少90％的位置。在示例中，阻抗匹配电路不是在片中并且包括位于所述基板上的通孔处的分立部件。
存储器器件可以包括存储器控制器、具有连接至所述存储器控制器的第一端和第二端的时钟线、连接至所述第二端并具有第一阻抗的第一DDR存储器器件、连接至所述第二端并具有第二阻抗的第二DDR存储器器件和连接至所述第二端并经配置匹配线阻抗的阻抗匹配电路。
在示例中，存储器器件还可以包括在所述第二端的通孔，所述通孔连接至所述时钟线、第一DDR存储器器件、第二DDR存储器器件和阻抗匹配电路。
在示例中，所述阻抗匹配电路包括分压器，所述分压器具有连接至所述通孔的中心抽头。
在示例中，所述阻抗匹配电路包括与所述分压器并联的电容器。
在示例中，所述阻抗匹配电路位于第一存储器器件、第二存储器器件和时钟电路中间。
附图说明
图1是根据示例的存储器系统的视图。
图2是根据示例的存储器系统的视图。
图3是根据示例的在存储器中的迹线的示意图。
图4及图4(续)是根据示例的集成电路的时钟线的电路表示的示意图。
图5是非对称存储器器件的视图。
图6是对称存储器器件的视图。
图7示出具有片内终结器的常规传输线路上的信号。
图8示出在根据本公开的示例的传输线上的信号。
具体实施方式
按照要求，本文公开了本发明的详细实施方案；不过，应当理解，所公开的实施方案仅仅是本发明的例证，本发明可以以各种和替代形式来实施。附图未必按比例绘制；一些特征可以被放大或最小化以显示特定部件的细节。因此，本文所公开的特定结构性和功能性细节不应解释为是限制性的，而是仅仅作为教导本领域技术人员以各种方式采用本发明的代表性基础。
当设计高速器件例如双数据速率(DDR)存储器器件和其他集成电路时，必须考虑高速电气信号遇到的完整性问题。具体地，许多集成电路的精确性能所依赖的时钟线必须具有可靠的信号以降低在集成电路中的运行误差。具体地，信号完整性对于DDR DRAM差分时钟信号是很重要的。不过，集成电路的布局在制造时被固定就位并且任何阻抗匹配在信号线的终端进行。此外，对集成电路的任何其他改变是很困难的，并需要修正信号完整性问题的重要设计变更。本发明人已认识到，需要一种改正任何信号线完整性问题的改进方法和结构。为解决这一需要和可能的其他问题，使用了中间传输线、高速、阻抗匹配网络。将阻抗匹配网络定位在中点帮助提高信号的完整性，同时不需要重新设计集成电路。例如，迹线不需要被重新路由，因为移动所述迹线将导致重新计算迹线长度阻抗匹配。在示例中，阻抗匹配网络可以连接至在连接两条传输线处的通孔的信号。阻抗匹配网络可以包括分立部件，例如无源元件和有源元件，在集成电路封装上、与IC封装在一起或在支持IC的板上。连接在通孔处的所述阻抗匹配网络中线降低阻抗匹配网络的功率线路由和信号路由。
图1示出作为存储器器件的集成电路系统。存储器控制器101随第一存储器单元103和第二存储器单元105来运行。存储器单元103、105可以是DRAM器件并且可以是DDRDRAM器件。虽然存储器控制器101和存储器单元103、105可以封装在一起，但是它们电气分离并且彼此远离。信号线107将存储器控制器101连接至节点115。信号线107具有阻抗，例如Rsc。信号线109将第一存储器单元103连接至节点115。信号线109具有阻抗，例如，Rs1。信号线111将第二存储器单元105连接至节点115。信号线111具有阻抗，例如Rs2。集成电路结构中的节点115可以包括通孔。阻抗匹配网络120电气连接至节点115，并电气和物理远离存储器控制器101和存储器单元103、105。阻抗匹配网络120可以包括无源部件和有源部件。此类部件可以是能安装在电路板上的分立部件。阻抗匹配网络120经选择匹配信号线107、109、111的阻抗。
图2示出具有两个阻抗匹配网络220-1和220-2的集成电路系统200，每个阻抗匹配网络匹配来自存储器控制器201的差分信号线对的不同信号线207-1和207-2的阻抗。差分信号线207-1和207-2可以是用于集成电路系统的差分时钟线。需要指出，用在图2中的编号系统类似于图1，其中，最显著位被替换为图号以及添加的后缀表示关联结构的不同线。在示例中，存储器控制器201和存储器单元203、205可以被封装在一起，它们电气分离并且彼此远离。信号线207-1、207-2、209-1、209-2、211-1和211-2电气连接存储器控制器201和存储器单元203、205并在它们之间提供高速IC信号的通信。信号线207-1将存储器控制器201连接至节点215-1。信号线207-1具有可以影响在它们之间传输的信号的阻抗。信号线207-2将存储器控制器201连接至节点215-2。信号线207-2具有可以影响在它们之间传输的信号的阻抗并且所述阻抗可以与信号线207-1的阻抗不同。节点215-2不同于节点215-1，但是可以相对接近节点215-1定位。信号线209-1将第一存储器单元203连接至节点215-1。信号线209-1具有可影响通过该信号线的信号的阻抗。信号线209-2将第一存储器单元203连接至节点215-2。信号线209-2具有可影响通过该信号线的信号的阻抗。信号线211-1将第二存储器单元205连接至节点215-1。信号线211-1具有可影响通过该信号线的信号的阻抗。信号线211-2将第二存储器单元205连接至节点215-2。信号线211-2具有可影响通过该信号线的信号的阻抗。集成电路结构中的节点215-1和215-2可以包括通孔。阻抗匹配网络220-1电气连接至节点215-1，并电气和物理远离存储器控制器201和存储器单元203、205。阻抗匹配网络220-2电气连接至节点215-2，并电气和物理远离存储器控制器201和存储器单元203、205。阻抗匹配网络220-1和220-2可以包括无源部件和有源部件。此类部件可以是能安装在电路板上的分立部件。阻抗匹配网络220-1和/或220-2经选择匹配信号线207、209、211的阻抗。还应当认识到，只有一个阻抗匹配网络例如220-1用在示例中。
图3示出根据本发明的实施方案制造例如印刷电路板(PCB)330中的信号线的示意性布局。多个电子部件可位于该制造中或上面。此类部件的定位可表示信号线307、309和311的布置，以避开在制造330或基板上的部件。避开这些部件的其他部件的布置和信号线的需求导致信号线具有蜿蜒的布局。此类蜿蜒布局可以导致信号线307、309和311具有附加阻抗。信号线307、309和311的蜿蜒布局导致信号线具有多个弯，以及在一些布局中，包括非直角弯。存储器控制器301连接至信号线307-1、307-2至节点315-1、315-2。存储器器件303、305通过信号线309-1、309-2和311-1、311-2分别连接至节点315-1、315-2。阻抗匹配电路320-1和320-2电气连接至节点315-1、315-2。节点315-1、315-2可以是通孔或其他迹线连接。如图所示，阻抗匹配电路320-1、320-2接近节点315-1、315-2定位并远离存储器控制器301和存储器器件303、305。在示例中，阻抗匹配电路320-1、320-2相对于所述信号线垂直移动并且可以定位在所述信号线的至少一个信号线上面。在示例中，节点315-1、315-2被定位在存储器器件和存储器控制器之间的大约半途、+/-10％、20％或25％。阻抗匹配电路320-1、320-2被定位在存储器器件和存储器控制器之间的大约半途(+/-10％、20％或25％)。阻抗匹配电路320-1、320-2可以包括两个能串联连接的电阻器，所述串联连接电阻器的一端分别连接至节点315-1、315-2以及另一端连接至低噪声源。
图4示出根据本公开的实施方案的具有阻抗匹配的电子系统的一部分的电路布局400。存储器控制器401或差分时钟连接至两个信号线407-1和407-2。每条信号线407-1和407-2可以具有第一阻抗、连接通孔和第二阻抗。理想的情况下，通孔两侧的阻抗具有相同的阻抗，例如50欧姆。不过，由于制造偏差，该阻抗可能不匹配并可能彼此相差高达约15％。信号线407-1和407-2在它们的远端连接至节点415-1、415-2，所述节点是集成电路中的通孔。另外的信号线对409-1、409-2和411-1、411-2从节点415-1和415-2延伸并电气连接至存储器器件403和405。因此，信号线形成从控制器401至存储器器件403、405的T连接。信号线409-1、409-2和411-1、411-2中的每个可以具有被通孔隔开的第一阻抗和第二阻抗。在所述通孔每侧上的阻抗可能不匹配。另外，通孔本身可能在器件的实际阻抗中引入与设计值或理论值不同的一些差异。
第一阻抗匹配电路420-1连接至第一节点415-1，所述第一节点连接至信号线407-1、409-1和411-1。第二阻抗匹配电路420-2连接至第二节点415-2，所述第二节点连接至信号线407-2、409-2和411-2。每个阻抗匹配电路420-1、420-2具有信号线427、428和其他阻抗部件的线阻抗。如图4所示，分压器电路连接至信号线427、428并且可以包括串联连接的电阻器，所述串联连接的电阻器的中心节点连接至信号线427或428、正节点连接至电压源以及负节点接地。在示例中，电容器与电阻器对并联连接。电容器可以降低传输线上的电压纹波和瞬变。
图5示出信号线具有不对称、T分支拓扑的存储器器件的示意图。信号线可以是用于从存储器控制器501至存储器单元503、505的所有命令、地址和时钟线的总线531。每个存储器单元503、505可以进一步分为可寻址存储器的存储单元或组。如图所示，数据和选通线可以与总线531分开。总线531在节点515例如通孔分叉，使得它可以将存储器控制器501电气连接至存储器单元503、505两者。阻抗匹配电路520在分叉处连接。阻抗匹配电路520用于匹配总线531上的阻抗。阻抗匹配电路520可以包括能位于存储器器件的集成电路外面的电阻器、有源部件(例如，晶体管)以及无源部件例如电感器和电容器，使得使用存储器器件的实际运行状态的阻抗匹配是完美的。在示例中，阻抗匹配电路520接近节点515定位并远离存储器控制器501和存储器单元503、505。
图6示出信号线具有对称的、T分支拓扑的存储器器件的示意图，它类似于图5的实施方案，但是节点615后的信号线在节点615后对称布置。信号线可以是用于从存储器控制器601至存储器单元603、605的所有命令、地址和时钟线的总线631。每个存储器单元603、605可以进一步分为可寻址存储器的存储单元或组。如图所示，数据和选通线可以与总线631分开。总线631在节点615例如通孔分叉，使得它可以将存储器控制器601电气连接至存储器单元603、605两者。阻抗匹配电路620在分叉处连接。阻抗匹配电路620用于匹配总线631上的阻抗。阻抗匹配电路620可以包括能位于存储器器件的集成电路外面的电阻器和有源部件(电感器、电容器、晶体管等)，使得使用存储器器件的实际运行状态的阻抗匹配是完美的。在示例中，阻抗匹配电路620接近节点615定位并远离存储器控制器601和存储器单元603、605。
图7示出常规传输线上的信号的曲线图700。例如，曲线图700可以具有高电平约为1.30V以及低电平约为54.76mV的约905.114ps的眼宽。曲线图700示出具有高电平为1.30V、低电平为54.76mV以及眼睛采样高度为0.500UI的1.04V的眼高以及在0.500UI处的相同眼高。曲线图700可以具有约386.151ps的平均上升时间、约374.119ps的最小上升时间、约304.6mV的低电压、约395.904ps的最大上升时间和约1.05V的高电压。曲线图700可以具有386.503ps的平均下降时间、374.111ps的最小下降时间、1.05V的高电压、约396.980ps的最大下降时间和304.6mV的低电压。
图8示出使用本文所述的结构和方法的传输线上的信号的曲线图800。通过曲线图800和曲线图700的比较可以看出，如其优越的开眼图案所证明的，描绘本发明的示例的曲线图800具有改进的性能。开眼图案对应于信号线上的更低噪音或线中的较小失真。曲线图800示出具有654.4mV高电平和-650.2mV低电平的930.322ps的眼宽。曲线图800示出高电平为654.4mV、低电平为-650.2mV以及眼睛采样高度为0.500UI的1.15V的眼高。曲线图800示出约70.602ps的平均上升时间、约63.414ps的最小上升时间、-389.3mV的低电压、约77.752ps的最大上升时间和约393.5mV的高电压。曲线图800示出约70.107ps的平均下降时间、64.370ps的最小下降时间、393.5mV的高电压、79.948ps的最大下降时间和-389.3mV的低电压。当从曲线图上观看时，相对于没有本文所述结构和方法的传输线，本示例可以具有更尖锐的转换速率并更具周期性。也就是说，上升时间和下降时间相对于传统结构降低。
本文所述的系统和方法可以用在需要精确信号的各种电子器件中。一个示例是提供数据用于进一步处理的存储器系统。另一示例是例如车内的音乐播放器和信息娱乐系统。在此类环境中的信号完整性能影响用户会明显察觉到的系统的播放器的性能。音乐播放器随存储器来运行以检索表示通过信号线的音乐的数据。音乐播放器随后使用编解码器将检索的数据转换为要发送给扬声器的信号，扬声器相应将所述信号转换为人可以听到的音频信号。
据认为，将阻抗匹配网络放置在IC中的信号线的中点位置而不是终端可以提高信号完整性。通过在连接两个信号线处的点的通孔将阻抗匹配网络连接至信号线允许本结构在制造IC后并基于IC的实际生产值提高信号完整性。阻抗匹配网络可以具有能安装在电路板例如PCB或FR4板上并电气连接至通孔和信号线的分立部件。本结构还将对IC设计或板级设计的影响减到最小。
本文所述的阻抗匹配电路和网络可以是戴维南等效电路并且可以经运行降低信号线的反射。阻抗匹配电路还可以匹配信号线自身的特性阻抗。
虽然上面描述了示例性实施方案，但是这些实施方案不旨在描述本发明的所有可能形式。相反，说明书中所用的词语是描述性而非限制性词语，且应理解的是，可以在不背离本发明的精神和范围的情况下作出各种改变。另外，各种实现实施方案的特征可经组合以形成本发明的另外实施方案。

Claims (17)

1.一种电子组件，其包括：
存储器器件，所述存储器器件包括存储单元和与所述存储单元电气通信的第一通信线，其中，所述第一通信线是细长的并且具有连接至所述存储单元的第一端和在通孔处终结的第二端；
基板，所述基板支持所述通孔并包括在所述通孔处连接至所述第二端并从所述第二端延伸的第二通信线；
第一阻抗匹配电路，所述第一阻抗匹配电路包括连接至所述第一通信线的第一戴维南网络；以及
第二阻抗匹配电路，所述第二阻抗匹配电路包括连接至所述第一通信线的第二戴维南网络，所述第二阻抗匹配电路不同于所述第一阻抗匹配电路，并且所述第二阻抗匹配电路包括在不同的深度处连接至所述通孔且可选择将所述第二阻抗匹配电路的阻抗调谐至匹配所述第二通信线的多个不同的阻抗路径。
2.根据权利要求1所述的电子组件，其中，所述第二阻抗匹配电路远离所述第一端并远离所述第二通信线的第三端。
3.根据权利要求2所述的电子组件，其中，所述第一阻抗匹配电路位于从所述第一端开始的所述第一通信线的长度的至少90％的位置。
4.根据权利要求3所述的电子组件，其中，所述第二阻抗匹配电路位于从所述第二通信线的所述第三端开始的所述第二通信线的长度的至少90％的位置。
5.根据权利要求3所述的电子组件，其中，所述第一阻抗匹配电路不是在片中并且包括位于所述基板上的所述通孔处的分立部件。
6.根据权利要求1所述的电子组件，其中，所述存储器存储音乐数据，并且所述阻抗匹配电路提高信息娱乐系统接收到的数据的可靠性。
7.根据权利要求1所述的电子组件，其中，所述存储器是车载信息娱乐系统的部件。
8.根据权利要求1所述的电子组件，其中，所述存储器是移动音乐播放器的部件。
9.一种存储器系统，其包括：
存储器控制器；
时钟线，所述时钟线具有第一端和第二端，其中所述第一端连接至所述存储器控制器，所述第二端在通孔处；
第一DDR存储器器件，所述第一DDR存储器器件连接至所述第二端并具有第一阻抗；
第二DDR存储器器件，所述第二DDR存储器器件连接至所述第二端并具有第二阻抗；
第一阻抗匹配电路，所述第一阻抗匹配电路包括在所述通孔处连接至所述第二端的第一戴维南网络并经配置匹配所述第一阻抗；
第二阻抗匹配电路，所述第二阻抗匹配电路包括在所述通孔处连接至所述第二端的第二戴维南网络并经配置匹配所述第二阻抗；
其中所述通孔包括多个连接，
其中所述第一阻抗匹配电路在所述多个连接的第一连接处电气连接以选择用于所述第二阻抗的第二值。
10.根据权利要求9所述的存储器系统，其中，所述第一阻抗匹配电路包括分压器，所述分压器具有连接至所述通孔的中心抽头，并且其中所述分压器包括上拉电阻器和下拉电阻器。
11.根据权利要求10所述的存储器系统，其中，所述第一阻抗匹配电路包括与所述分压器并联的电容器。
12.根据权利要求10所述的存储器系统，其中，所述第一阻抗匹配电路位于所述第一DDR存储器器件、所述第二DDR存储器器件和时钟电路中间，并且其中所述分压器包括上拉电阻器和下拉电阻器。
13.一种用于电子组件的方法，其包括：
将蜿蜒的布局、细长的第一通信线固定成符合对于基板上高速系统的电气要求；
将存储器器件电气连接至第一通信线，其中，所述第一通信线具有第一端和第二端，其中所述第一端连接至存储单元，所述第二端在通孔处；
将第二通信线以通孔的电平电气连接至所述第二端并从所述第二端延伸；以及
将戴维南阻抗匹配电路连接至所述第二端，其中，所述阻抗匹配电路远离所述第一端并远离所述第二通信线的第三端，其中所述戴维南阻抗匹配电路提升在所述第二端的高电平和低电平二者的信号完整性，其中以所述通孔的所述电平的所述连接选择用于所述戴维南阻抗匹配电路的阻抗匹配值使得所述阻抗能通过选择所述阻抗匹配值被匹配而不重新路由所述第一通信线或所述第二通信线。
14.根据权利要求13所述的方法，其中，连接所述戴维南阻抗匹配电路包括连接分压器，所述分压器具有连接至所述第二端的中心抽头。
15.根据权利要求14所述的方法，其中，连接所述戴维南阻抗匹配电路包括使电容器与所述分压器并联连接。
16.根据权利要求13所述的方法，其还包括将时钟连接至所述第三端，并且其中，所述存储器器件是连接至所述第二端的DDR存储器。
17.根据权利要求13所述的方法，其中，所述第二通信线连接至信息娱乐系统或移动音乐播放器处理器。
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