CN105765714A - 用于提高beol介电性能的硅通孔结构和方法 - Google Patents

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Abstract

公开了改进的硅通孔(TSV)和制造方法。在半导体衬底上形成后段制程(BEOL)堆叠。在后段制程(BEOL)堆叠和半导体衬底中形成TSV腔体。共形保护层沿着BEOL堆叠设置在TSV腔体的内表面上，到达半导体衬底内的中间处。共形保护层用于在后续处理期间保护BEOL堆叠内的电介质层，从而提高集成电路质量和产品良率。

Description

用于提高BEOL介电性能的硅通孔结构和方法
技术领域
本发明一般涉及半导体制造，更具体地，涉及改进的硅通孔和制造方法。
背景技术
对于各种应用而言，对增大集成电路(IC)中的电路密度的要求日益增加。一种增大电路密度的技术涉及三维(3D)堆叠芯片，在该芯片中，管芯(die)一个叠一个地堆叠，以减小集成电路所需的空间或者提供在芯片之间(诸如，在逻辑芯片和存储器芯片之间)的较短的互连路径。硅通孔(TSV)技术是3D集成技术之一，可用于连接包括3D堆叠芯片模块的各种管芯。以导电材料填充的“穿通孔”在填充之后变成用作导电路径的布线，也被称为硅通孔、或TSV。因此，期望改进TSV的制造。
发明内容
在第一方面，本发明的实施例提供了一种在半导体结构中形成硅通孔(TSV)的方法，所述半导体结构包括上面设置有后段制程(BEOL)堆叠的半导体衬底，所述方法包括：在所述半导体衬底和所述后段制程(BEOL)堆叠中形成TSV腔体；对所述半导体结构执行脱气工艺；在所述BEOL堆叠上以及沿着所述TSV腔体的衬底部分的内表面沉积共形保护层，其中所述共形保护层延伸到所述TSV腔体内中间处；在所述TSV腔体中沉积绝缘氧化物层；以及用填充金属来填充所述TSV腔体。
在第二方面，本发明的实施例提供了一种在半导体结构中形成硅通孔(TSV)的方法，所述半导体结构包括上面设置有后段制程(BEOL)堆叠的半导体衬底，所述方法包括：在所述半导体衬底和所述后段制程(BEOL)堆叠中形成TSV腔体；在所述BEOL堆叠上以及沿着所述TSV腔体的衬底部分的内表面沉积氮化硅层，其中所述氮化硅层延伸到所述TSV腔体内达大约1％至大约10％；在所述TSV腔体中沉积氧化物层；以及用填充金属来填充所述TSV腔体。
在第三方面，本发明的实施例提供了一种半导体结构，所述半导体结构包括：硅衬底；设置在所述硅衬底上的后段制程(BEOL)堆叠，其中所述BEOL堆叠包括多个金属层和电介质层；硅通孔(TSV)腔体，其形成在所述BEOL堆叠和所述硅衬底中；共形保护层，其设置在所述BEOL堆叠的内表面上以及所述硅衬底的内表面上，到达所述TSV腔体的衬底部分内的中间处；以及填充金属，其设置在所述TSV腔体中，其中所述共形保护层设置在所述BEOL堆叠和所述填充金属之间。
附图说明
根据下面结合附图进行的描述，本发明的结构、操作和优点将变得更加清楚。这些附图旨在是示例性的，而非限制性的。为了例示的清晰，一些附图中的某些元件可被省略，或者不按比例例示。剖面图可采用“切片”或者“近视的”剖面图的形式，为了例示的清晰，省略了原本在“真实”剖面图中会看得见的某些背景线。
通常，在附图的各个图中可用相似的附图标记表示相似的元件，在这种情况下，通常，最后两个有效位可以是相同的，最高有效位是附图的编号。此外，为了清晰起见，在某些附图中可省略一些附图标记。
图1示出本发明的实施例的起始点的半导体结构。
图2示出后续的形成TSV腔体的工艺步骤之后的半导体结构。
图3示出后续的沉积共形保护层的工艺步骤之后的半导体结构。
图4示出后续的沉积氧化物层的工艺步骤之后的半导体结构。
图5示出后续的沉积额外的衬里层的工艺步骤之后的半导体结构。
图6示出后续的在TSV腔体中沉积填充金属的工艺步骤之后的半导体结构。
图7是指示本发明的实施例的工艺步骤的流程图。
具体实施方式
公开了改进的硅通孔(TSV)和制造方法。后段制程(BEOL)堆叠形成于半导体衬底上。TSV腔体形成于BEOL堆叠和半导体衬底中。共形保护层沿着BEOL堆叠沉积在TSV腔体的内表面上并且到达半导体衬底内的中间处。共形保护层用于在后续处理期间保护BEOL堆叠内的电介质层，从而提高集成电路质量和产品良率。
图1示出本发明的实施例的起始点的半导体结构100。半导体结构100包括体半导体衬底102。在实施例中，衬底102包括硅衬底，诸如硅晶片。在衬底102上设置有后段制程(BEOL)堆叠104。BEOL堆叠104包括用层106、108、110和112表示的多个金属化层和电介质层。对BEOL堆叠104的描绘仅仅旨在是示例性的。实际上，BEOL堆叠104可以包括更多的电介质层、金属化层和通孔层。对于制造可靠的集成电路(IC)和保持可接受的产品良率而言，电介质层的完整性是重要的。
图2示出后续的形成TSV腔体214的工艺步骤之后的半导体结构200。如之前所述的，在附图的各个图中，可用相似的附图标记表示相似的元件，在这种情况下通常最后两个有效位可以是相同的。例如，图2的半导体衬底202与图1的半导体衬底102相似。在实施例中，可以通过行业标准技术来形成TSV腔体214，这些技术可以包括图案化和光刻工艺以及之后的蚀刻工艺(诸如深反应离子蚀刻(DRIE)工艺)。TSV腔体214包括BEOL部分209和衬底部分211。结果是，TSV腔体214包括BEOL内表面205和衬底内表面207和底表面213。
图3示出后续的沉积共形保护层316的工艺步骤之后的半导体结构300。在实施例中，可使用等离子体激活的共形电介质沉积来沉积共形保护层316。在沉积共形保护层316之前，可使用脱气工艺来协助从半导体结构300去除湿气。在实施例中，可以在用于沉积共形保护层316的同一沉积腔室中执行脱气工艺。在实施例中，脱气工艺可以包括使半导体结构300经受真空达预定时间段。在一些实施例中，可以在大约1托至大约10托的范围内的真空水平下执行脱气工艺。在一些实施例中，可执行脱气工艺达大约8分钟至大约12分钟的范围内的持续时间。在一些实施例中，可以在大约300摄氏度至大约400摄氏度的范围内的工艺温度执行脱气工艺。在一些实施例中，可以在大约20托至大约40托的真空水平下执行脱气工艺。在一些实施例中，可以执行脱气工艺达大约9分钟至大约11分钟的范围内的持续时间。
在完成脱气工艺之后，沉积共形保护层316。在实施例中，共形保护层316可以包括SiN(氮化硅)。在其它实施例中，共形保护层316可以包括SiCN(掺杂碳的氮化硅)。在其它实施例中，共形保护层316可以包括掺杂氮或碳的氧化硅电介质膜。共形保护层316在BEOL内表面205(图2)上具有厚度T。在一些实施例中，共形保护层316具有大约10纳米至大约40纳米的范围内的厚度T。在一些实施例中，共形保护层316具有大约15纳米至大约25纳米的范围内的厚度T。共形保护层316没有一直延伸至TSV腔体314的底表面313。TSV腔体314具有宽度W。在一些实施例中，宽度W可以在大约2微米至大约6微米的范围内。TSV腔体314具有衬底部分深度D，在一些实施例中，衬底部分深度D可以在大约50微米至大约100微米的范围内。调整共形保护层沉积，使得随着共形保护层316在TSV腔体314内越来越深直至达到深度L，共形保护层316逐渐越来越薄，在深度L这点处，共形保护层316的膜是不连续的或者可忽略的。在实施例中，深度L可以在衬底部分深度D的大约1％至大约10％的范围内。因此，在实施例中，共形保护层316可以延伸到TSV腔体314的衬底部分内达大约1％至大约10％。对于下游的处理步骤而言，这是重要的。利用本发明的实施例，共形保护层相对早地在TSV腔体314的衬底部分内终止，简化了用于将TSV与衬底302隔离的绝缘层的形成。
图4示出后续的沿着TSV腔体414的内侧壁和底部沉积绝缘氧化物层418的工艺步骤之后的半导体结构400。氧化物层418用于提供TSV和衬底402之间的隔离。在实施例中，氧化物层418可包括氧化硅层，并且可通过化学气相沉积进行沉积。
图5示出后续的沉积额外的衬里层520的工艺步骤之后的半导体结构500。衬里层520可以包括多个子层，包括(但不限于)扩散阻挡物和粘附膜。扩散阻挡物可以包含氮化钽(TaN)。粘附膜可以包括(但不限于)钽，并且可以在粘附膜上沉积额外的材料膜(诸如铜或钌)。在实施例中，可以通过原子层沉积(ALD)、或等离子体气相沉积(PVD)、或其它合适技术来沉积衬里层520的各种子层。
图6示出后续的在TSV腔体中沉积填充金属622以形成TSV的工艺步骤之后的半导体结构600。在实施例中，填充金属622可包括(但不限于)铜、钨和铝。可通过电化学沉积(ECD)、化学气相沉积(CVD)或其它合适技术来沉积填充金属622。在沉积填充金属622之后，可执行平坦化工艺(诸如化学机械抛光(CMP))来使填充金属622平坦化，使得它与BEOL堆叠604的顶部基本上齐平。
图7是示出本发明的实施例的工艺步骤的流程图700。在工艺步骤750中，在包括上面设置有BEOL堆叠的半导体衬底的半导体结构中，形成TSV腔体。在工艺步骤752中，执行脱气工艺。这有助于去除在后续处理步骤中有可能会潜在地造成层间电介质层的问题的湿气。在工艺步骤754中，在BEOL堆叠的内面上，沉积共形保护层，并且其被沉积为到达TSV腔体内部的中间处。在工艺步骤756中，沉积TSV衬里(包括扩散阻挡物层和粘附层)。在工艺步骤758中，通过沉积填充金属(诸如铜)，之后用诸如化学机械抛光工艺的工艺进行平坦化，来形成TSV。
尽管已经就某个或某些优选实施例示出并描述了本发明，但本领域技术人员在阅读并理解了本说明书和附图后将明了一些等同的更改和修改。尤其是，对于上述部件(组件、装置、电路等)执行的各种功能，用于描述这些部件的术语(包括对“装置(means)”的引述)旨在对应于执行所描述部件的具体功能的任何部件(即，功能上等效)(除非另外指明)，即使结构上并不与本文所例示的本发明的示例性实施例中执行所述功能的所公开的结构等同。另外，虽然只是针对许多实施例中的一个公开了本发明的特定特征，但是，在需要时或者有利于任何给定或特定的应用时，也可以将此特征与其它实施例的一个或多个特征组合。

Claims (20)

1.一种在半导体结构中形成硅通孔TSV的方法，所述半导体结构包括上面设置有后段制程BEOL堆叠的半导体衬底，所述方法包括：
在所述半导体衬底和所述后段制程BEOL堆叠中形成TSV腔体；
对所述半导体结构执行脱气工艺；
在所述BEOL堆叠上以及沿着所述TSV腔体的衬底部分的内表面沉积共形保护层，其中所述共形保护层延伸到所述TSV腔体内的中间处；
在所述TSV腔体中沉积绝缘氧化物层；以及
用填充金属来填充所述TSV腔体。
2.根据权利要求1所述的方法，其中对所述半导体结构执行脱气工艺包括：在大约300摄氏度至大约400摄氏度的范围内的工艺温度执行脱气工艺。
3.根据权利要求1所述的方法，其中对所述半导体结构执行脱气工艺包括：在大约1托至大约10托的范围内的真空水平下执行脱气工艺。
4.根据权利要求1所述的方法，其中对所述半导体结构执行脱气工艺包括：执行脱气工艺达大约8分钟至大约12分钟的范围内的持续时间。
5.根据权利要求1所述的方法，其中沉积共形保护层包括沉积氮化硅。
6.根据权利要求1所述的方法，其中沉积共形保护层包括沉积掺杂碳的氧化硅。
7.根据权利要求1所述的方法，其中沉积共形保护层包括沉积掺杂氮的氧化硅。
8.根据权利要求1所述的方法，其中在所述TSV腔体中沉积绝缘氧化物层通过化学气相沉积工艺来执行。
9.根据权利要求1所述的方法，其中用填充金属填充所述TSV腔体包括在所述TSV腔体中沉积铜。
10.一种在半导体结构中形成硅通孔TSV的方法，所述半导体结构包括上面设置有后段制程BEOL堆叠的半导体衬底，所述方法包括：
在所述半导体衬底和所述后段制程BEOL堆叠中形成TSV腔体；
在所述BEOL堆叠上以及沿着所述TSV腔体的衬底部分的内表面沉积氮化硅层，其中所述氮化硅层延伸到所述TSV腔体内达大约1％至大约10％；
在所述TSV腔体中沉积氧化物层；以及
用填充金属来填充所述TSV腔体。
11.根据权利要求10所述的方法，其中沉积所述氮化硅层包括沉积具有大约10纳米至大约40纳米的范围内的厚度的氮化硅层。
12.根据权利要求10所述的方法，其中沉积所述氮化硅层包括沉积具有大约15纳米至大约25纳米的范围内的厚度的氮化硅层。
13.一种半导体结构，所述半导体结构包括：
硅衬底；
设置在所述硅衬底上的后段制程BEOL堆叠，其中所述BEOL堆叠包括多个金属层和电介质层；
硅通孔TSV腔体，其形成在所述BEOL堆叠和所述硅衬底中；
共形保护层，其设置在所述BEOL堆叠的内表面上以及所述硅衬底的内表面上，到达所述TSV腔体的衬底部分内的中间处；以及
填充金属，其设置在所述TSV腔体中，其中所述共形保护层设置在所述BEOL堆叠和所述填充金属之间。
14.根据权利要求13所述的半导体结构，其中所述共形保护层包含氮化硅。
15.根据权利要求13所述的半导体结构，其中所述共形保护层包含SiCN。
16.根据权利要求13所述的半导体结构，其中所述共形保护层包含掺杂氮的氧化硅膜。
17.根据权利要求13所述的半导体结构，其中所述共形保护层包含掺杂碳的氧化硅膜。
18.根据权利要求13所述的半导体结构，其中所述共形保护层具有大约15纳米至大约25纳米的范围内的厚度。
19.根据权利要求13所述的半导体结构，其中所述共形保护层延伸到所述TSV腔体的衬底部分内达大约1％至大约10％。
20.根据权利要求19所述的半导体结构，其中所述填充金属包括铜。
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