CN107658261A - 一种芯片后端金属制程工艺 - Google Patents

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Abstract

本发明提供了一种芯片后端金属制程工艺，通过在绝缘层表面沉积导电的金属籽晶层，从而能够采用电化学镀(ECP)的工艺来沉积金属铜，这样可以先沉积金属铜和阻挡层，而后再沉积形成包裹覆盖的氧化物绝缘层，从而有效避免了采用等离子干法刻蚀工艺(Plasma Dry Etch)去除氧化物层导致的一系列问题；同时通过各向同性的快速湿法刻蚀(Flash Wet Etch)来有效的去除覆盖在氧化物表面的、表面未沉积铜的铜的籽晶层，以露出氧化物层；通过本发明上述工艺，减少甚至避免了使用离子干法刻蚀工艺(Plasma Dry Etch)，从而提高了后端金属制程工艺的可靠性和产品性能。

Description

一种芯片后端金属制程工艺
技术领域
本发明涉及半导体制造领域，尤其涉及一种芯片后端金属制程工艺，特别是一种可以免去等离子干法刻蚀的芯片后端金属制程工艺。
背景技术
半导体芯片的制造必须历经一系列工艺流程，该流程包括诸如刻蚀和光刻等各种不同的半导体芯片工艺步骤。在传统的制造流程上会包括300～400个步骤，其中每一步骤都会影响该半导体芯片上各器件的最终形貌，即影响器件的特征尺寸，从而影响器件的各种电特性。在传统的工艺流程上会区分为两类主要的次工艺流程，分别为前段制程(FrontEnd of Line，简称FEOL)和后段制程(Back End of Line，简称BEOL)。
其中，后段制程可包括金属层的形成，以及在晶圆上不同层的金属层间金属互连线、接触孔的形成等。在形成上述后段制程的结构时，通常将会使用到化学气相沉积工艺(CVD)、光刻工艺(Lithography)、刻蚀工艺(Etch)、物理气相沉积工艺(PVD)以及化学机械研磨工艺(CMP)等众多工艺步骤，而各工艺步骤之间都具有相关性，即前一步骤的不良影响往往将在后续步骤中连锁反应，从而最终导致器件的特征尺寸等不能满足预设要求，降低了器件性能。
随着平面型芯片制程工艺的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，芯片后端金属制程技术发展遇到了各种挑战：物理极限，现有显影、蚀刻技术极限等。在此背景下，为解决后端金属线小尺寸Spacer、线宽遇到的困难，迫切需要开发新的工艺。
而芯片后端金属制程(BEOL)是制作芯片的重要工序，通常包括以下步骤(参见图1a-1h)：
S1：提供晶圆衬底1，并在衬底1表面沉积氧化物层2；
S2：在氧化物层2表面涂覆光刻胶层3；
S3：光刻以在氧化物层2表面形成图案；
S4：刻蚀氧化物层2以形成通孔和/或线槽4；
S5：去除光刻胶层3并湿法清洗通孔和/或线槽4；
S6：在通孔和/或线槽4中沉积阻挡层5；
S7：在通孔和/或线槽4中沉积金属铜6至填满通孔和/或线槽4；
S8：平坦化所述金属铜6以露出氧化物层2。
然而在上述后端金属制程工艺(BEOL)中，步骤S4中通常采用等离子干法刻蚀工艺(Plasma Dry Etch)，来去除氧化物层以形成通孔和/或线槽，这往往导致难以控制刻蚀通孔和沉积金属的深度、形貌和关键尺寸(Critical Dimension)等，而上述深度、形貌和关键尺寸的不均匀性将会进一步影响整个后端金属制程工艺(BEOL)的稳定性和可靠性，进而降低产品的产率。
因此，如何减少甚至免去等离子干法刻蚀工艺(Plasma Dry Etch)对于后端金属制程工艺(BEOL)的影响，以提高芯片后端金属制程工艺(BEOL)的可靠性和稳定性，一直为本领域技术人员所致力研究的方向。
发明内容
本发明的目的在于提供芯片金属层连接工艺，提高芯片产品性能。
为了实现上述目的，本发明提出了一种芯片后端金属制程工艺，包括以下步骤：
提供晶圆衬底，并在衬底表面沉积绝缘层；
在所述绝缘层表面沉积一层薄的金属籽晶层；
在所述金属籽晶层表面涂覆光刻胶层；
光刻以在所述光刻胶层形成通至所述金属籽晶层表面的光刻通孔；
在所述光刻通孔底部的所述金属籽晶层表面沉积金属以填充所述光刻通孔；
去除所述光刻胶层；
快速刻蚀(Flash Etch)以去除表面未沉积金属的所述金属籽晶层并露出绝缘层；
沉积阻挡层以覆盖所述沉积金属；
垂直干法刻蚀以去除水平方向的所述阻挡层；
沉积绝缘层并包围覆盖所述沉积金属和阻挡层；
平坦化处理以露出所述沉积金属和阻挡层的顶面。
进一步的，所述金属为铜(Cu)或钨(W)。
进一步的，所述沉积一层薄的金属籽晶层，采用物理气相沉积(Physical VaporDeposition，简称PVD)工艺。
进一步的，所述沉积金属以填充光刻通孔，采用电化学镀(ElectrochemicalPlating，简称ECP)工艺或物理气相沉积(Physical Vapor Deposition，简称PVD)工艺。
进一步的，去除所述光刻胶层后，还包括湿法清洗光刻胶层残留物。
进一步的，所述快速刻蚀(Flash Etch)为快速湿法刻蚀(Flash Wet Etch)。
进一步的，所述阻挡层为氮化硅(SiN)、氮氧化硅(SiON)、钽(Ta)或氮化钽(TaN)、钛(Ti)或氮化钛(TiN)。
进一步的，所述平坦化处理采用采用化学机械研磨工艺(CMP)。
进一步的，所述干法刻蚀为无阻挡式干法刻蚀(Blanket Dry Etch)。
本发明提供一种芯片，其芯片金属层连接通过上述后端金属制程工艺实现。
与现有技术相比，本发明的有益效果主要体现在：
第一，通过在氧化物层表面沉积了铜、钨的籽晶层，从而能够实现采用电化学镀(ECP)或物理气相沉积(PVD)的工艺来沉积金属铜、钨；
第二，由于先沉积金属层和阻挡层，而后再沉积形成包裹覆盖的氧化物绝缘层，从而有效避免了采用等离子干法刻蚀工艺(Plasma Dry Etch)去除氧化物层导致的一系列问题；
第三，通过各向同性的快速湿法刻蚀(Flash Wet Etch)来有效的去除覆盖在氧化物表面的、表面未沉积铜的铜的籽晶层，以露出氧化物层；
第四，通过采用物理气相沉积(Physical Vapor Deposition，简称PVD)工艺或化学气相沉积(Chemical Vapor Deposition，简称CVD)工艺，直接在金属层上沉积阻挡层，提高覆盖能力。
第五，通过本发明上述工艺，减少甚至避免了使用离子干法刻蚀工艺(Plasma DryEtch)，从而提高了芯片后端金属制程工艺的可靠性和稳定性。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1a-h为现有技术中芯片后端金属制程的工艺流程图；
图2a-k为本发明中芯片后端金属制程的工艺流程图；
图3a-b为本发明快速湿法刻蚀的刻蚀量效果图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
请参考图2a-k，在本实施例中，提出了本发明提出了一种芯片后端金属制程工艺，包括以下步骤：
S110：提供晶圆衬底，并在衬底表面沉积绝缘层；
S120：在绝缘层表面沉积一层薄的金属籽晶层；
S130：在金属籽晶层表面涂覆光刻胶层；
S140：光刻以在光刻胶层形成通至金属籽晶层表面的光刻通孔；
S150：在光刻通孔底部的金属籽晶层表面沉积金属以填充光刻通孔；
S160：去除光刻胶层；
S170：快速刻蚀(Flash Etch)以去除表面未沉积金属的金属籽晶层并露出绝缘层；
S180：沉积阻挡层以覆盖所述沉积金属；
S190：干法刻蚀以去除水平方向的阻挡层；
S200：沉积绝缘层并包围覆盖所述沉积金属和阻挡层；
S210：平坦化处理以露出所述沉积金属和阻挡层的顶面。
具体的，请参考图2a，在步骤S110中，提供晶圆衬底100，并在衬底表面沉积绝缘110，所述绝缘层为氧化硅。
请参考图2b，在步骤S120中，在绝缘层110表面沉积一层薄的金属籽晶层120，所述金属籽晶层120为铜(Cu)或钨(Wu)，优选采用物理气相沉积(Physical Vapor Deposition，简称PVD)工艺进行沉积。
请参考图2c，在步骤S130中，在金属籽晶层120表面涂覆光刻胶层130。
请参考图2d，在步骤S140中，光刻以在光刻胶层130形成通至金属籽晶层120表面的光刻通孔140。
请参考图2e，在步骤S150中，利用电化学镀(Electrochemical Plating，简称ECP)工艺，在光刻通孔140底部的金属籽晶层120表面沉积金属铜(Cu)150以填充光刻通孔140，或利用物理气相沉积(Physical Vapor Deposition，简称PVD)工艺，在光刻通孔140底部的阻挡晶种层120表面沉积钨(Wu)150以填充光刻通孔140。。
请参考图2f，在步骤S160中，首先进行步骤S161，刻蚀以去除光刻胶层130，随后进行步骤S162，湿法清洗光刻胶层残留物，露出表面未沉积金属的金属籽晶层121。
请参考图2g，在步骤S170中，采用各向同性的快速湿法刻蚀(Flash Wet Etch)工艺，以去除表面未沉积金属的金属籽晶层121并露出氧化物层110，由于采用各向同性的快速湿法刻蚀(Flash Wet Etch)工艺，有效保证了精准去除未沉积金属的金属籽晶层120并露出绝缘层110，同时仅去除了少量沉积金属铜150。请参考图3a关于快速湿法刻蚀前、后沉积金属铜顶部的刻蚀量(参见点划线标示部分)，经过快速湿法刻蚀后，水平方向顶部的刻蚀量的厚度与金属籽晶层121的厚度相接近；请参考图3b关于快速湿法刻蚀前、后沉积金属铜垂直侧壁的刻蚀量(参见点划线标示部分)，经过快速湿法刻蚀后，侧壁的刻蚀量的厚度与金属籽晶层121的厚度相接近。由于快速湿法刻蚀(Flash Wet Etch)工艺的各向同性以及刻蚀量的均匀可控性，本领域基于金属籽晶层的厚度，可以确定光刻通孔140的尺寸，以获得合适的沉积金属铜的尺寸。
请参考图2h，在步骤S180中，沉积阻挡层160以覆盖所述沉积金属铜(Cu)150，所述阻挡层可以为氮化硅(SiN)或氮氧化硅(SiON)，优选为对金属铜(Cu)阻挡效果更好的钽(Ta)或氮化钽(TaN)、钛(Ti)或氮化钛(TiN)。
请参考图2i，在步骤S190中，采用各向异性的无阻挡层干法刻蚀(Blanket DryEtch)去除水平方向的阻挡层。
请参考图2j，在步骤S200中，沉积氧化物并包围覆盖所述沉积金属150和阻挡层160；
请参考图2k，在步骤S210中，采用化学机械研磨工艺(CMP)平坦化处理氧化物表面以露出所述沉积金属铜或钨150和阻挡层160的顶面。
综上，通过在氧化物层表面沉积了铜、钨的籽晶层，从而能够实现采用电化学镀(ECP)的工艺来沉积金属铜、钨，这样可以先沉积金属层和阻挡层，而后再沉积形成包裹覆盖的氧化物绝缘层，从而有效避免了采用等离子干法刻蚀工艺(Plasma Dry Etch)去除氧化物层导致的一系列问题；同时通过各向同性的快速湿法刻蚀(Flash Wet Etch)来有效的去除覆盖在氧化物表面的、表面未沉积导电的籽晶层，以露出氧化物层；通过本发明上述工艺，减少甚至避免了使用离子干法刻蚀工艺(Plasma Dry Etch)，从而提高了后端金属制程工艺的可靠性和稳定性。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种芯片后端金属制程工艺，其特征在于：包括以下步骤：
提供晶圆衬底，并在衬底表面沉积绝缘层；
在所述绝缘层表面沉积一层薄的金属籽晶层；
在所述金属籽晶层表面涂覆光刻胶层；
光刻以在所述光刻胶层形成通至所述金属籽晶层表面的光刻通孔；
在所述光刻通孔底部的所述金属籽晶层表面沉积金属以填充所述光刻通孔；
去除所述光刻胶层；
快速刻蚀以去除表面未沉积金属的所述金属籽晶层并露出绝缘层；
沉积阻挡层以覆盖所述沉积金属；
垂直干法刻蚀以去除水平方向的所述阻挡层；
沉积绝缘层并包围覆盖所述沉积金属和阻挡层；
平坦化处理以露出所述沉积金属和阻挡层的顶面。
2.根据权利要求1所述的一种芯片后端金属制程工艺，其特征在于：所述金属为铜(Cu)或钨(W)。
3.根据权利要求1或2所述的一种芯片后端金属制程工艺，其特征在于：所述沉积一层薄的金属籽晶层，采用物理气相沉积工艺。
4.根据权利要求1或2所述的一种芯片后端金属制程工艺，其特征在于：所述沉积金属以填充所述光刻通孔，采用电化学镀工艺或物理气相沉积工艺。
5.根据权利要求1或2所述的一种芯片后端金属制程工艺，其特征在于：去除所述光刻胶层后，还包括湿法清洗光刻胶层残留物。
6.根据权利要求1或2所述的一种芯片后端金属制程工艺，其特征在于：所述快速刻蚀为快速湿法刻蚀。
7.根据权利要求2所述的一种芯片后端金属制程工艺，其特征在于：所述阻挡层为氮化硅(SiN)、氮氧化硅(SiON)、钽(Ta)或氮化钽(TaN)、钛(Ti)或氮化钛(TiN)。
8.根据权利要求1或2所述的一种芯片后端金属制程工艺，其特征在于：所述平坦化处理采用采用化学机械研磨工艺(CMP)。
9.根据权利要求1或2所述的芯片后端金属制程工艺，其特征在于：所述干法刻蚀为无阻挡式干法刻蚀(Blanket Dry Etch)。
10.一种芯片结构，其特征在于：其是由权利要求1-9中任意一项所述的后端金属制程工艺制备得到。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024051144A1 (zh) * 2022-09-09 2024-03-14 华进半导体封装先导技术研发中心有限公司 小尺寸高密度铜柱的制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4624749A (en) * 1985-09-03 1986-11-25 Harris Corporation Electrodeposition of submicrometer metallic interconnect for integrated circuits
US20030080431A1 (en) * 2001-10-27 2003-05-01 Cyprian Uzoh Method and structure for thru-mask contact electrodeposition
US20140073128A1 (en) * 2012-07-04 2014-03-13 National Applied Research Laboratories Manufacturing method for metal line
CN104319260A (zh) * 2014-10-29 2015-01-28 上海集成电路研发中心有限公司 铜互连线间空气隙的形成方法
CN104465508A (zh) * 2014-12-30 2015-03-25 上海集成电路研发中心有限公司 空气隙的形成方法
CN105895580A (zh) * 2016-06-30 2016-08-24 华进半导体封装先导技术研发中心有限公司 半导体封装金属互连结构的制作工艺

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4624749A (en) * 1985-09-03 1986-11-25 Harris Corporation Electrodeposition of submicrometer metallic interconnect for integrated circuits
US20030080431A1 (en) * 2001-10-27 2003-05-01 Cyprian Uzoh Method and structure for thru-mask contact electrodeposition
US20140073128A1 (en) * 2012-07-04 2014-03-13 National Applied Research Laboratories Manufacturing method for metal line
CN104319260A (zh) * 2014-10-29 2015-01-28 上海集成电路研发中心有限公司 铜互连线间空气隙的形成方法
CN104465508A (zh) * 2014-12-30 2015-03-25 上海集成电路研发中心有限公司 空气隙的形成方法
CN105895580A (zh) * 2016-06-30 2016-08-24 华进半导体封装先导技术研发中心有限公司 半导体封装金属互连结构的制作工艺

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024051144A1 (zh) * 2022-09-09 2024-03-14 华进半导体封装先导技术研发中心有限公司 小尺寸高密度铜柱的制备方法

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