CN105742225A - 半导体结构及其制造方法 - Google Patents
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Abstract
一种半导体结构包括半导体衬底、第一有源区、第二有源区、第一沟槽、至少一个凸起部分以及第一电介质。第一有源区位于半导体衬底中。第二有源区位于半导体衬底中。第一沟槽位于半导体衬底中并将第一有源区和第二有源区彼此分离。凸起部分从半导体衬底凸出并且设置在第一沟槽中。第一电介质位于第一沟槽中并且覆盖凸起部分。本发明还提供了用于形成半导体结构的方法。
Description
相关申请的交叉引用
本申请要求于2014年12月30日提交的美国临时专利申请第62/098,101号的优先权，其全部内容通过引用结合于此作为参考。
技术领域
本发明涉及半导体领域，更具体地，涉及半导体结构及其制造方法。
背景技术
浅沟槽隔离(STI)为集成电路部件，其防止相邻半导体器件之间的电流泄漏。STI通常在250纳米及更小节点的互补金属氧化物半导体(CMOS)工艺技术中使用。较早的CMOS技术以及非金属氧化物半导体(MOS)技术通常使用基于硅的局部氧化(LOCOS)的隔离。
发明内容
根据本发明的一个方面，提供了一种半导体结构，包括：半导体衬底；第一有源区，第一有源区位于半导体衬底中；第二有源区，第二有源区位于半导体衬底中；第一沟槽，第一沟槽位于半导体衬底中并将第一有源区和第二有源区彼此分离；至少一个凸起部分，至少一个凸起部分从半导体衬底凸出并且设置在第一沟槽中；以及第一电介质，第一电介质位于第一沟槽中并且覆盖凸起部分。
根据本发明的一个实施例，第一电介质由固化的可流动的介电材料制成。
根据本发明的一个实施例，第一有源区高于凸起部分。
根据本发明的一个实施例，第二有源区高于凸起部分。
根据本发明的一个实施例，凸起部分具有顶表面，第一电介质具有顶表面，并且凸起部分的顶表面低于第一电介质的顶表面。
根据本发明的一个实施例，进一步包括：第三有源区，第三有源区位于半导体衬底中；第二沟槽，第二沟槽位于半导体衬底中并将第一有源区和第三有源区彼此分离，其中第一有源区和第二有源区之间的第一距离大于第一有源区和第三有源区之间的第二距离；以及第二电介质，第二电介质位于第二沟槽中。
根据本发明的一个实施例，第一电介质和第二电介质由基本上相同的固化的可流动的介电材料制成。
根据本发明的一个实施例，凸起部分和半导体衬底由基本上相同的半导体材料制成。
根据本发明的一个实施例，多个凸起部分设置在第一沟槽中。
根据本发明的另一方面，提供了一种半导体结构，包括：半导体衬底，半导体衬底具有位于半导体衬底中的第一沟槽和第二沟槽，其中第一沟槽和第二沟槽限定位于第一沟槽和第二沟槽之间的有源区；第一电介质，第一电介质位于第一沟槽中；第二电介质，第二电介质位于第二沟槽中；以及至少一个凸起部分，至少一个凸起部分从半导体衬底凸出，并且凸起部分设置在第一沟槽中且掩埋在第一电介质下面。
根据本发明的一个实施例，第一电介质由固化的可流动的介电材料制成。
根据本发明的一个实施例，第一电介质和第二电介质由基本上相同的固化的可流动的介电材料制成。
根据本发明的一个实施例，第一沟槽比第二沟槽更宽。
根据本发明的一个实施例，有源区高于凸起部分。
根据本发明的一个实施例，凸起部分具有顶表面，第一电介质具有顶表面，并且凸起部分的顶表面低于第一电介质的顶表面。
根据本发明的一个实施例，凸起部分和半导体衬底由基本上相同的半导体材料制成。
根据本发明的一个实施例，多个凸起部分设置在第一沟槽中。
根据本发明的又一方面，提供了一种用于形成半导体结构的方法，该方法包括：在半导体衬底中形成第一沟槽和第二沟槽以限定第一沟槽和第二沟槽之间的凸起部分；降低凸起部分的高度，使得第一沟槽和第二沟槽相结合以形成浅沟槽隔离(STI)沟槽；以可流动的电介质填充STI沟槽；以及固化可流动的电介质。
根据本发明的一个实施例，进一步包括：退火固化的可流动的电介质以硬化固化的可流动的电介质。
根据本发明的一个实施例，进一步包括：移除STI沟槽外部的固化的可流动的电介质，其中在移除之后，凸起部分掩埋在固化的可流动的电介质的下面。
附图说明
当结合附图进行阅读时，通过以下详细描述可以更好地理解本发明的各个方面。应该注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了清楚讨论，各个部件的尺寸可以任意地增大或缩小。
图1至图8是根据本发明的一些实施例的处于各个阶段的浅沟槽隔离(STI)结构的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的许多不同实施例或实例。以下描述组件或布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在约束本发明。例如，在以下的描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件形成其他部件使得第一部件和第二部分不直接接触的实施例。而且，本发明在各个实例中可重复参考数字和/或字母。这些重复是为了简化和清楚的目的，并且其本身并不表示所讨论的多个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在...下方”、“在...下面”、“下部”、“在...上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除图中所示的定向之外，空间关系术语还包括使用或操作中器件的不同定向。装置可以以其他方式定向(旋转90度或在其他方位上)，以及本文使用的空间相对描述符可以同样地作相应的解释。
单数形式“一个”、“一种”和“所述”也旨在包括复数形式，除非在上下文中明确指出。应该进一步理解，术语“包括”和/或“由...构成”、或者“包含”和/或“包含为”、或者“具有”和/或“包含有”—当在这类说明书中使用时，指定规定的部件、区域、整体、步骤、操作、元件和/或组件的存在，但不排除额外的一个或多个其他部件、区域、整体、步骤、操作、元件、组件和/或他们的组的存在。
应该理解，当元件被称为在另一元件“上”时，该元件可以直接地位于另一元件上或者可能在它们之间存在中间元件。相反，当元件被称为“直接”在另一元件“上”时，不存在中间元件。如本文所使用的，术语“和/或”包括一个或多个所列的相关联项目的任何一个以及所有的组合。
除非另外限定，在本文所使用的所有术语(包括技术和科技术语)具有与本领域技术人员通常的理解相同的含义。应该进一步理解，诸如那些在通常使用的字典中限定的术语应当解释为在相关领域和本公开的上下文中具有一致的含义，并且不应理想地或过度形式意义地解释，除非在本文中明确指出。
图1至图8是根据本发明的一些实施例的处于各个阶段的浅沟槽隔离(STI)结构的截面图。
参照图1。硬掩模层110形成在衬底120上并具有位于其中的开口112以限定有源区和凸起部分，其在后续步骤中形成。衬底120可由半导体材料制成，例如金刚石、硅、锗、碳化硅、硅锗或它们的结合。衬底120可以例如为掺杂或未掺杂的块状硅或为绝缘体上硅(SOI)衬底的有源层。可以使用的其他衬底包括多层衬底、梯度衬底或混合取向衬底。
有源区将用于之后将形成的诸如n沟道金属氧化物半导体场效应晶体管(n沟道MOSFET)、p沟道MOSFET、平面MOSFET或鳍状场效应晶体管(finFET)的有源器件的组件。例如通过向衬底120中注入掺杂剂形成有源区。根据掺杂剂的选择，有源区可包括由设计确定的n阱或p阱。如果衬底120是由诸如金刚石、硅、锗、碳化硅、硅锗或它们的组合的IV族半导体材料制成的，则掺杂剂可以是来自III族的受体或来自V族元素的施体。例如，当衬底120是由具有四价电子的IV族半导体材料制成的时，具有三价电子的硼(B)、铝(Al)、铟(In)、镓(Ga)或它们的组合可以用作掺杂剂以在衬底120中形成p阱。另一方面，当衬底120是由具有四价电子的IV族半导体材料制成时，具有五价电子的磷(P)、砷(As)、锑(Sb)、铋(Bi)或它们的组合可以用作掺杂剂以在衬底120中形成n阱。
硬掩模层110可由能够阻挡水分子和氧的阻挡材料制成。在一些实施例中，硬掩模层110例如由氮化硅制成。硬掩模层110的厚度介于约400埃至约2000埃的范围内。例如，通过化学汽相沉积(CVD)、低压化学汽相沉积(LPCVD)、等离子体增强化学汽相沉积(PECVD)或其它沉积工艺形成硬掩模层110。
术语“大约”可被应用为修改任何定量表示，在不引起其所涉及的基础功能发生改变的情况下，定量表示可允许改变。例如，如果其阻挡能力没有本质上改变，本文公开的具有介于约400埃至约2000埃的范围内厚度的硬掩模层110可允许具有稍微小于400埃的厚度。
在形成硬掩模层110之前，在衬底120上形成阻挡层115。阻挡层115由可提高硬掩模层110与衬底120之间粘附性的材料制成。在一些实施例中，阻挡层115例如由氧化硅制成。阻挡层115的厚度介于约50埃至约200埃的范围内。阻挡层115由诸如热氧化或其它沉积工艺的热工艺形成。
虽然图1示出了阻挡层115被夹置在硬掩模层110和衬底120之间，但是阻挡层115可允许被省略。在一些实施例中，如果硬掩模层110和衬底120之间的粘附性在可接受的等级内，则硬掩模层110可在省略阻挡层115的情况下形成在衬底120上。
硬掩模层110和阻挡层115被图案化以在其中形成开口112从而暴露衬底120的一部分，其中沟槽在随后的步骤中形成。硬掩模层110和阻挡层115通过光刻和蚀刻工艺图案化。光刻和蚀刻工艺包括光刻胶应用、曝光、显影、蚀刻和光刻胶移除。例如通过旋转涂布将光刻胶应用在衬底120上。然后光刻胶被预烘焙以移除过量的光刻胶溶剂。在预烘焙之后，光刻胶被暴露至强光图案。暴露至光引起化学变化，其允许一些光刻胶在显影剂中可溶。曝光后烘焙(PEB)可在显影之前执行以帮助降低由入射光的破坏性和结构性的干涉图案引起的驻波现象。显影剂然后施加在光刻胶上以移除在显影剂中可溶的一些光刻胶。剩余的光刻胶然后被后烘焙以固化剩余的光刻胶。蚀刻未被剩余的光刻胶保护的硬掩模层110和阻挡层115的部分以形成开口112。硬掩模层110和阻挡层115的蚀刻可例如为反应性离子蚀刻(RIE)。在蚀刻硬掩模层110和阻挡层115之后，例如通过灰化或剥离从衬底120移除光刻胶。
反应性离子蚀刻(RIE)为干蚀刻的一种类型，其具有不同于湿蚀刻的特性。RIE使用化学反应等离子体以形成开口112。等离子体由电磁场在低压(真空)下产生。来自化学反应等离子体的高能量离子轰击硬掩模层110和阻挡层115并与它们反应。在一些实施例中，基于RIE的碳氟化合物或氢碳氟化合物可用于形成开口112。
在硬掩模层110和阻挡层115被图案化之后，可执行清洗工艺以移除衬底120的自然氧。在一些实施例中，衬底120的自然氧可通过氢氟酸移除。清洗工艺是可选的。在一些实施例中，如果衬底120的自然氧在可接受的等级内，则清洗工艺可被省略。
参照图2。沟槽122形成在衬底120中。沟槽122限定有源区124和凸起部分126。也就是说，沟槽122将有源区124和凸起部分126彼此分离。为了在衬底120中形成沟槽122，通过诸如反应性离子蚀刻(RIE)的蚀刻工艺将通过开口112的衬底120的暴露部分移除。
在一些实施例中，基于反应性离子蚀刻(RIE)的氯(Cl)或溴(Br)可用于形成沟槽122。至少一个沟槽122的深度介于约0.3μm至约0.5μm的范围内。至少一个沟槽122具有至少一个侧壁S、底表面B以及位于侧壁S和由底表面B延伸出的平面之间的锥形角度α。沟槽122的锥形角度α介于约78°至约88°的范围内。
参考图3。例如通过光刻和蚀刻工艺降低凸起部分126的高度。在凸起部分126的高度降低之后，限定凸起部分126的沟槽122被结合至第一沟槽122a中，并且凸起部分126设置在第一沟槽122a中。光刻和蚀刻工艺包括光刻胶应用、曝光、显影、蚀刻和光刻胶移除。例如通过旋转涂布将光刻胶应用在衬底120上。然后光刻胶被预烘焙以移除过量的光刻胶溶剂。在预烘焙之后，光刻胶被暴露至强光图案。暴露至光引起化学变化，其允许一些光刻胶在显影剂中可溶。曝光后烘焙(PEB)可在显影之前执行以帮助降低由入射光的破坏性和结构性的干涉图案引起的驻波现象。显影剂然后施加在光刻胶上以移除在显影剂中可溶的一些光刻胶。剩余的光刻胶然后被后烘焙以固化剩余的光刻胶。在显影之后，凸起部分126未被剩余的光刻胶保护，同时有源区124被剩余的光刻胶保护。蚀刻未被剩余的光刻胶保护的凸起部分126以降低凸起部分126的高度。在蚀刻凸起部分126之后，例如通过灰化或剥离从衬底120移除光刻胶。
参照图4。在沟槽122的侧壁S和底表面B上形成衬垫层130。在一些实施例中，衬垫层130例如由氧化硅制成。衬垫层130的厚度介于约100埃至约400埃的范围内。例如通过热氧化形成衬垫层130。在一些实施例中，用于形成衬垫层130的温度在从约800℃到约1200℃的范围内。
衬垫层130可修复在衬底120中由用于形成沟槽122的蚀刻工艺引起的结构损伤。此外，在形成衬垫层130期间可获得圆角。在热氧化期间，在衬垫层130形成时，在沟槽122周界处的衬底120的角落可被自动地圆化，这是因为在衬底120的角落处的氧化速度高于其他表面的氧化速度。通过圆角，可以将可能在后续步骤中形成的并可能导致带有低阈值电压的寄生晶体管的缺角(divot)消除或降低至可接受的等级。在一些实施例中，圆角的曲率半径在厚度介于约300埃至约600埃的范围内。
参考图5。可流动的电介质140过填充沟槽122以形成浅沟槽隔离(STI)结构。可流动的电介质140可包括可流动的氧化硅或氮化硅介电材料。通过使用诸如硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ/HSQ、全氢硅氮烷(TCPS)或全氢聚硅氮烷(PSZ)的旋涂电介质(SOD)形成可流动的电介质140。可替代地，通过使用诸如等离子体增强化学汽相沉积(PECVD)的沉积技术形成可流动的电介质140。用于在PECVD中形成可流动的电介质140的温度小于约100℃。用于在PECVD中形成可流动的电介质140的压力介于约100毫托至约10托的范围内。反应源使用包括Si3H9N和NH3的气态环境。在一些实施例中，Si3H9N的流速介于约100标准立方厘米每分钟(sccm)至约1000sccm的范围内，并且NH3的流速介于约100sccm至约2000sccm的范围内。
参考图6。在可流动的电介质140上执行固化工艺。在一些实施例中，在流速为约100标准立方厘米每分钟(sccm)至约5000sccm的范围内的O3中执行固化工艺。用于固化工艺的温度在约10℃至约500℃的范围内。用于固化工艺的压力在约1托至约760托的范围内。可以认为可流动的电介质140的固化能够使得Si-O键网络转移，以使可流动的电介质140硬化。
然后执行退火工艺。退火工艺可进一步硬化可流动的电介质140并改善可流动的电介质140的质量。在一些实施例中，在包含水蒸气的环境中执行退火工艺。水蒸气的流速在大约5标准立方厘米每分钟(sccm)至大约20sccm的范围内。用于退火工艺的温度在约1000℃至约1200℃的范围内。退火工艺可在约200℃处开始并且逐渐地将温度斜升到约1000℃至约1200℃的预定温度。
在可流动的电介质140的固化和/或退火期间，可流动的电介质140由于其的硬化而收缩。可流动的电介质140的收缩在有源区124和凸起部分126上施加拉伸力。施加在有源区124和凸起部分126上的拉伸力取决于可流动的电介质140的收缩量。也就是说，在可流动的电介质140的收缩量增加时，施加在有源区124和凸起部分126上的拉伸力增加。因此，在较大的沟槽122中的可流动的电介质140可在有源区124或凸起部分126上施加更大的拉伸力。
例如，图6的有源区124包括第一有源区124a、第二有源区124b和第三有源区124c。沟槽122包括第一沟槽122a和第二沟槽122b。可流动的电介质140包括第一电介质140a和第二电介质140b。第一沟槽122a将第一有源区124a和第二有源区124b彼此分离。第二沟槽122b将第一有源区124a和第三有源区124c彼此分离。第一电介质140a位于第一沟槽122a中。第二电介质140b位于第二沟槽122b中。第一沟槽122a比第二沟槽122b更宽。也就是说，第一有源区124a和第二有源区124b之间的第一距离D1比第一有源区124a和第三有源区124c之间的第二距离D2大。由于第一电介质140a和第二电介质140b由基本上相同的可流动的介电材料制成，因此由于第一电介质140a和第二电介质140b的收缩引起的拉伸力主要取决于第一沟槽122a和第二沟槽122b的尺寸。因此，如果凸起部分126从第一沟槽122a中移除，则第一电介质140a会在第一有源区124a上施加比由第二电介质140b在第一有源区124a上施加的拉伸力更大的拉伸力。施加在第一有源区124a上的不平衡的拉伸力可使得第一有源区124a弯曲，并因此损坏第一有源区124a或者在第一有源区124a中引入晶体缺陷。
如图6所示，凸起部分126在第一沟槽122a中形成以减小第一电介质140a的收缩。通过凸起部分126，由第一电介质140a和第二电介质140b施加在第一有源区124a上的拉伸力基本上平衡。因此，第一有源区124a的损坏或者由不平衡的拉伸力引入至第一有源区124a中的晶体缺陷可以被消除或者降低至可接受的等级。
在一些实施例中，由于第一电介质140a的收缩引起的拉伸力可施加在凸起部分126上以弯曲凸起部分126。在这些实施例中，凸起部分126可被认为是牺牲结构，其至少保护第一有源区124a不会由于第一电介质140a的收缩而弯曲。
在一些实施例中，凸起部分形成在沟槽中，该沟槽设置在衬底的隔离区中。衬底的隔离区中的沟槽比衬底的密集区的沟槽更宽。凸起部分形成在衬底的隔离区的沟槽中以降低电介质的收缩量，因此平衡施加在有源区上的拉伸力。例如，图6的第一沟槽122a是衬底120的隔离区，并且图6的第二沟槽122b是衬底120的密集区。第一沟槽122a比第二沟槽122b更宽。凸起部分126形成在第一沟槽122a中以降低第一电介质140a的收缩，因此平衡施加在第一有源区124a上的拉伸力。
在一个沟槽中凸起部分的数量取决于沟槽的尺寸。具体地，当凸起部分的尺寸保持不变时，随着沟槽的尺寸的增加凸起部分的数量增加。
虽然图6示出了在第一沟槽122a中的凸起部分126的数量为两个，但是在不引起力平衡中材料改变的情况下，在第一沟槽122a中的凸起部分126的数量可允许改变。例如，在要求保护的范围内如果力平衡没有本质上变化，则可以允许在一个沟槽中其它数量的凸起部分，例如一个、三个、四个或更多。
凸起部分的尺寸还取决于沟槽的尺寸。具体地，当凸起部分的数量保持不变时，随着沟槽的尺寸的增加凸起部分的尺寸增加。
在一些实施例中，至少一个凸起部分126的宽度介于约50nm至约400nm的范围内。至少一个凸起部分126的长度介于约50nm至约400nm的范围内。至少一个凸起部分126的高度介于约50nm至约250nm的范围内。在不引起力平衡中材料改变的情况下，凸起部分126的尺寸可允许改变。例如，在要求保护的范围内如果力平衡没有本质上变化，凸起部分126的高度可以允许小于50nm。
参照图7。通过移除工艺移除沟槽122外部的过量的可流动的电介质140。在一些实施例中，通过化学机械抛光(CMP)工艺来移除过载的可流动的电介质140。在一些实施例中，使用等离子体回蚀刻及随后的CMP工艺的组合。硬掩模层110充当抛光停止层以保护下面的有源区124免受CMP损坏。
参照图8。通过诸如湿蚀刻工艺的蚀刻工艺来移除硬掩模层110和阻挡层115。在一些实施例中，当硬掩模层110由氮化硅制成时，通过热磷酸移除硬掩模层110；并且当阻挡层115由氧化硅制成时，通过氢氟酸移除阻挡层115。硬掩模层110和阻挡层115的移除将有源区124暴露至进一步的工艺步骤。
参照图8。凸起部分126被掩埋在第一电介质140a下面。也就是说，第一电介质140a覆盖凸起部分126。在一些实施例中，第一有源区124a高于凸起部分126，并且第二有源区124b也高于凸起部分126。至少一个凸起部分126具有顶部表面126t。第一电介质140a具有顶部表面140t。凸起部分126的顶部表面126t低于第一电介质140a的顶部表面140t。即使凸起部分126由半导体材料制成，但是由于凸起部分126被掩埋在第一电介质140a下面，第一电介质140a仍然可以使得第一有源区124a和第二有源区124b彼此电隔离。在一些实施例中，由于凸起部分126通过蚀刻衬底120形成，所以凸起部分126和衬底120由基本上相同的半导体材料制成。
为了防止有源区被可流动的电介质的收缩损坏，形成至少一个凸起部分以平衡施加在有源区上的拉伸力。当邻近有源区的浅沟槽隔离(STI)沟槽过大使得STI沟槽中的可流动的电介质的收缩在有源区上施加不平衡的拉伸力时，可在STI沟槽中形成至少一个凸起部分以平衡施加在有源区上的拉伸力。凸起部分可以为牺牲结构，其吸收由可流动的电介质的收缩产生的拉伸力并且因此保护有源区不被可流动的电介质的收缩破坏。此外，凸起部分被掩埋在可流动的电介质下面，并且因此可流动的电介质仍然可以将有源区与其它区域电隔离，即使凸起部分由半导体材料制成。
根据一些实施例，半导体结构包括半导体衬底、第一有源区、第二有源区、第一沟槽、至少一个凸起部分以及第一电介质。第一有源区位于半导体衬底中。第二有源区位于半导体衬底中。第一沟槽位于半导体衬底中并将第一有源区和第二有源区彼此分离。凸起部分从半导体衬底凸出并且设置在第一沟槽中。第一电介质位于第一沟槽中并且覆盖凸起部分。
根据一些实施例，半导体结构包括半导体衬底、第一电介质、第二电介质以及至少一个凸起部分。半导体衬底具有位于其中的第一沟槽和第二沟槽。第一沟槽和第二沟槽限定位于其之间的有源区。第一电介质位于第一沟槽中。第二电介质位于第二沟槽中。凸起部分从半导体衬底凸出。凸起部分设置在第一沟槽中并且掩埋在第一电介质下面。
根据一些实施例，一种用于形成半导体结构的方法包括以下步骤。在半导体衬底中形成第一沟槽和第二沟槽以限定位于第一沟槽和第二沟槽之间的凸起部分。降低凸起部分的高度，使得第一沟槽和第二沟槽相结合以形成浅沟槽隔离(STI)沟槽。以可流动的电介质填充STI沟槽。固化可流动的电介质。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，他们可以做出多种变化、替换以及改变。
Claims (10)
1.一种半导体结构，包括：
半导体衬底；
第一有源区，所述第一有源区位于所述半导体衬底中；
第二有源区，所述第二有源区位于所述半导体衬底中；
第一沟槽，所述第一沟槽位于所述半导体衬底中并将所述第一有源区和所述第二有源区彼此分离；
至少一个凸起部分，所述至少一个凸起部分从所述半导体衬底凸出并且设置在所述第一沟槽中；以及
第一电介质，所述第一电介质位于所述第一沟槽中并且覆盖所述凸起部分。
2.根据权利要求1所述的半导体结构，其中，所述第一电介质由固化的可流动的介电材料制成。
3.根据权利要求1所述的半导体结构，其中，所述第一有源区高于所述凸起部分。
4.根据权利要求3所述的半导体结构，其中，所述第二有源区高于所述凸起部分。
5.根据权利要求1所述的半导体结构，其中，所述凸起部分具有顶表面，所述第一电介质具有顶表面，并且所述凸起部分的顶表面低于所述第一电介质的顶表面。
6.根据权利要求1所述的半导体结构，进一步包括：
第三有源区，所述第三有源区位于所述半导体衬底中；
第二沟槽，所述第二沟槽位于所述半导体衬底中并将所述第一有源区和所述第三有源区彼此分离，其中所述第一有源区和所述第二有源区之间的第一距离大于所述第一有源区和所述第三有源区之间的第二距离；以及
第二电介质，所述第二电介质位于所述第二沟槽中。
7.根据权利要求6所述的半导体结构，其中，所述第一电介质和所述第二电介质由基本上相同的固化的可流动的介电材料制成。
8.根据权利要求1所述的半导体结构，其中，所述凸起部分和所述半导体衬底由基本上相同的半导体材料制成。
9.一种半导体结构，包括：
半导体衬底，所述半导体衬底具有位于所述半导体衬底中的第一沟槽和第二沟槽，其中所述第一沟槽和所述第二沟槽限定位于所述第一沟槽和所述第二沟槽之间的有源区；
第一电介质，所述第一电介质位于所述第一沟槽中；
第二电介质，所述第二电介质位于所述第二沟槽中；以及
至少一个凸起部分，所述至少一个凸起部分从所述半导体衬底凸出，并且所述凸起部分设置在所述第一沟槽中且掩埋在所述第一电介质下面。
10.一种用于形成半导体结构的方法，所述方法包括：
在半导体衬底中形成第一沟槽和第二沟槽以限定所述第一沟槽和所述第二沟槽之间的凸起部分；
降低所述凸起部分的高度，使得所述第一沟槽和所述第二沟槽相结合以形成浅沟槽隔离(STI)沟槽；
以可流动的电介质填充所述STI沟槽；以及
固化所述可流动的电介质。
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