CN105718240A - 一种基于总和增量调制的任意路输入信号的比特流加法器 - Google Patents

Abstract

本发明公开了一种基于总和增量调制的任意路输入信号的比特流加法器,包括n输入1位二进制加法器、使能端控制逻辑单元、n位环形计数器组和n+1位的数据选择器；n输入的1位二进制加法器的输出端分别与使能端控制逻辑单元和n+1位的数据选择器连接；使能端控制逻辑单元、n位环形计数器组和n+1位的数据选择器依次相连。本发明基于ΣΔ调制的任意路输入信号的比特流加法器采用n比特码来表示n输入(n为任意值)比特流加法器所必需的中间值，使用n位环形计数器组来储存这些中间值，并在相应条件下选择并驱动对应的环形计数器依次循环输出，最终实现了基于ΣΔ调制的任意路输入信号的比特流加法器,具有很高的运算精度。

Description

一种基于总和增量调制的任意路输入信号的比特流加法器

技术领域

本发明涉及一种基于总和增量调制的任意路输入信号的比特流加法器。

背景技术

总和增量模数转换器(ΣΔADC)是目前最高精度的ADC，可以达到24比特精度。ΣΔADC由ΣΔ调制器和降采样滤波器组成。ΣΔ调制器将模拟信号转换为1比特码流，降采样滤波器将1比特码流转换为常规的多比特数字信号。

ΣΔ调制器输出的1比特码流本来只是ΣΔADC的内部信号。但是，近年出现的比特流信号处理直接对这1比特码流进行处理。其好处在于：每个信号只用一根线传输，而且比特流信号处理单元的结构通常会比多比特信号处理单元简单。因此，比特流信号处理既具有模拟信号处理的传输线少，结构简单的优点，又因为是数字信号，具有数字信号处理的精度高、抗干扰性好等优点。在大规模信号处理领域，比如人工神经网络的硬件实现时，采用模拟方式的精度差，采用传统多比特数字方式需要的硬件资源极大，这些问题限制了人工神经网络等大规模信号处理系统的硬件实现。采用比特流信号处理就可以很好的解决这一问题。比特流信号不仅信号传输线少，其运算单元的结构也比多比特运算单元简单得多。基于ΣΔ调制的比特流信号处理是尝试在传统的模拟信号处理和多比特数字信号处理技术之外探索新的信号处理方法。

基于ΣΔ调制的比特流信号处理的研究历史至今还比较短，距今大致只有20年时间，是一个非常新的研究领域。在该领域研究的学者人数也很少：早期主要是意大利的Maloberti和澳大利亚的O'Leary，近期主要是日本的Fujisaka和香港的Tung-SangNg等领导的研究小组，以及国内的东南大学射频与光电集成电路研究所。因为研究者人数很少和研究难度较大，基于ΣΔ调制的比特流信号处理尚处于研究的初级阶段。在该领域的研究成果也非常少，目前能检索到的基于ΣΔ调制的比特流信号处理的文献只有寥寥数十篇。

加法器是最基本的运算单元。目前文献中报道的比特流加法器电路结构一共有四种。这四种结构分别为Maloberti和O’Leary等分别在1990年提出的全加进位输出加法器和1991年提出的交叉选择加法器、Fujisaka等人在2002年提出的一种比特流加法器电路以及梁勇在2010年提出的一种取消了大环路结构的比特流加法器电路。

然而，目前已有的这些比特流加法器均为二输入加法器。由于比特流加法运算与传统加法运算不同，采用二输入比特流加法器不能实现任意路输入比特流加法器。只有输入信号路数为2的n次幂的时候，才能采用级联的方式用二输入加法器实现。下面加以解释：

由于比特流信号处理在每一时钟周期只能输出1个比特码，本身的容量受限制。为了不产生溢出，在所有的比特流加法器中，均使用和值的1/n作为输出，其中n为输入比特流加法器的信号的路数，其输出如下式所示，式中x₁(i)…x_n(i)为n路比特流加法器的输入信号，而y(i)为比特流加法器的输出。

如果输入比特流加法器的信号路数为2的n次幂的时候，可以采用图1所示方法，用二输入比特流加法器进行级联，完成加法运算。图1所示的是4输入加法器，其输出为： $y\left(i\right)=\frac{1}{2}(\frac{x_1\left(i\right)+x_2\left(i\right)}{2}+\frac{x_3\left(i\right)+x_4\left(i\right)}{2})=\frac{x_1\left(i\right)+x_2\left(i\right)+x_3\left(i\right)+x_4\left(i\right)}{4}.$

如果输入比特流加法器的信号路数不是2的n次幂，则无法用二输入比特流加法器进行级联的方法完成加法运算。如果采用二输入比特流加法器级联，并且在多余输入端输入0的方法，则输出结果不能达到要求。比如在上述4输入加法器输入端加一个0来实现3输入加法，其输出为： $y\left(i\right)=\frac{1}{2}(\frac{x_1\left(i\right)+x_2\left(i\right)}{2}+\frac{x_3\left(i\right)+0}{2})=\frac{x_1\left(i\right)+x_2\left(i\right)+x_3\left(i\right)}{4},$ 并不是所需要的结果 $\frac{x_1\left(i\right)+x_2\left(i\right)+x_3\left(i\right)}{3}.$

因此，目前存在的所有基于ΣΔ调制的比特流加法器均无法实现任意路输入信号的加法运算。

发明内容

为了实现任意路输入比特流信号的加法运算，本发明提供一种基于总和增量调制的任意路输入信号的比特流加法器。

一种基于总和增量调制的任意路输入信号的比特流加法器,包括n输入1位二进制加法器、使能端控制逻辑单元、n位环形计数器组和n+1位的数据选择器；n输入的1位二进制加法器的输出端分别与使能端控制逻辑单元和n+1位的数据选择器连接；使能端控制逻辑单元、n位环形计数器组和n+1位的数据选择器依次相连。

数据从n输入的1位二进制加法器的输入端输入并进行求和，求和结果分别输入使能端控制逻辑单元和n+1位的数据选择器并分别对其进行控制，使能端控制逻辑单元根据输入的求和结果在n位环形计数器组中选择对应的一个n位环形计数器使其循环移位；同时，n+1位的数据选择器会根据输入的求和结果连接该n位环形计数器的输出端，以使其数据从n+1位的数据选择器的输出端输出。

上述未提及的均可参照现有技术，上述加法器实现了任意路输入信号的加法运算，具有很高的运算精准度。

本申请所使用的多比特加法器的输入只有1比特，结构简单。传统多比特加法器完成加法运算时的输入为多比特信号(比特数取决于精度，通常为8、16或者24比特)，其结构比本申请的比特流加法器复杂许多。

上述基于总和增量调制的任意路输入信号的比特流加法器,每一个时钟周期的输入输出都只有1个比特，每个比特只有两个可能的取值“+1”和“-1”，在实际电路中用“0”代表“-1”，n输入1位二进制加法器所有输入信号中的“+1”的个数在0到n之间变化，n输入1位二进制加法器对所有输入信号中的“+1”的个数进行累加，结果为k，k的取值范围为0到n；基于总和增量调制的任意路输入信号的比特流加法器在k个“+1”时对应的输出应为：即输出有n+1种选项：-1， 和1；k被输入使能端控制逻辑单元和n+1位的数据选择器，用来选择n位环形计数器组中相应的环形计数器使其工作，并通过n+1位的数据选择器进行输出。

上述输出有n+1种选项，分别为将k为0…n代入所计算的结果。

在实际的逻辑电路中没有-1，因此用0代表-1；上述n输入1位二进制加法器采用现有技术中的n输入1位二进制加法器，设输入本申请比特流加法器的输入信号路数为n，则1位二进制加法器也必须为n输入1位二进制加法器。常规的数据选择器的输入端均为2的幂次，如果n+1并非正好2的幂次，可以选用常规的数据选择器的低n+1个端口即可。

根据n输入1位二进制加法器对所有输入信号中的“+1”的个数进行累加的结果k，使能端控制逻辑单元使n位环形计数器组中相应的环形计数器的使能端有效，从而时钟得以输入该环形计数器使其按照时钟循环移位，同时，n+1位的数据选择器会将该环形计数器连接到n+1位的数据选择器的输出端口使其得以输出。

根据比特流加法器输出y(i)的公式，当n路输入信号中“+1”的个数分别为0，1，2，…，n时，比特流加法器对应输出y(i)的n比特码分别为(0…000)，(0…001)，(0…011)，…，(1…111)，在这些n比特码中(0…000)和(1…111)因为内部数值完全相同，采用固定的0和1表示即可，其余n-1个n比特码采用n位环形计数器组来储存并由n+1位的数据选择器来进行选择输出；

使能端控制逻辑单元有n-1个输出端口，分别连接至n位环形计数器组的使能端E₁，E₂，…，E_n-1，n位环形计数器组只有在k取值为1到n-1之间的时候才使用使能端，k取值为0和n的时候不需要使用使能端，k的取值与n位环形计数器组的使能端的对应关系为k为1时对应E₁，k为2时对应E₂，…，k为n-1时对应E_n-1，每一个k值只有1个对应的使能端被设置为有效；

n位环形计数器组由n-1个n位环形计数器和两个固定值0和1组成，两个固定值0和1分别代表n比特码(0…000)和(1…111)，即-1和1，n-1个环形计数器中储存的n比特码对应的比特流数值依次为：n-1个环形计数器的时钟输入端分别由相应的使能端通过一个与门加以控制，当使能端控制逻辑单元根据n输入1位二进制加法器的结果k设置相应的n位环形计数器的使能端有效时，时钟输入该环形计数器使其按照时钟循环移位，两个固定值0和1不需要移位，所以没有使用使能端；

n+1位的数据选择器根据n输入1位二进制加法器的输入信号中的“+1”的个数k来决定哪一个n位环形计数器组中的数据在该时钟周期可以输出，当k为1对应E₁，k为2对应E₂，…，k为n-1对于E_n-1。

k的取值与n位环形计数器组的使能端的对应关系如表1：

表1k的取值与n位环形计数器组的使能端的对应关系

累加结果k

0

1

2

…

n-1

n

有效使能端

/

E1

E2

…

En-1

/

在每一个时钟周期，比特流加法器仅能输出一个比特，无法用1比特来表示n+1种输出之中除了+1和-1以外的中间值。所以，本发明采用了n比特的码来表示这些值，采用该方法，每一个中间值被一个周期为n的比特流信号所表示，虽然采用这样的方法，一个中间值需要n个对应时钟周期才能全部输出，但是，类似于脉冲密度调制信号，比特流信号所对应的实际数值是由长度远大于n的比特流码流所决定的，因此，采用该方法就可以使中间值得以表示，而且也不影响输出的正确性。

公式中，y(i)表示比特流加法器的输出，k表示n路输入比特流加法器信号中“+1”的个数，n-k表示“-1”的个数，n表示输入信号路数。

本发明基于总和增量调制的任意路输入信号的比特流加法器的输入端连接传统的n输入1位二进制加法器，n输入1位二进制加法器对所有比特流加法器输入信号中“+1”的个数进行累加，结果为k，累加结果k的取值范围为0到n，比特流加法器相应的输出为-1，和1；根据累加结果k，使能端控制逻辑单元和n+1位的数据选择器会选择n位环形计数器组中一个相应的环形计数器使其工作。具体方法为:使能端控制逻辑单元使n位环形计数器的对应的使能端有效，从而时钟得以输入该环形计数器使其按照时钟循环移位，与此同时，n+1位的数据选择器会将该n位环形计数器连接到输出端口使其得以输出。

本发明未提及的技术均为现有技术。

本发明基于ΣΔ调制的任意路输入信号的比特流加法器采用n比特码来表示n输入(n为任意值)比特流加法器所必需的的中间值，使用n位环形计数器组来储存这些中间值，并在相应条件下选择并驱动对应的环形计数器依次循环输出，最终实现了基于ΣΔ调制的任意路输入信号的比特流加法器,具有很高的运算精度。

说明书附图

图1为采用2输入比特流加法器级联构成的4输入比特流加法器；

图2为本申请基于总和增量调制的任意路输入信号的比特流加法器。

图3为实施例中3输入比特流加法器。

图4为实施例中3输入比特流加法器的仿真波形。

图5为实施例中3输入比特流加法器输出信号的频谱。

具体实施方式

为了更好地理解本发明，下面结合实施例进一步阐明本发明的内容，但本发明的内容不仅仅局限于下面的实施例。

如图2所示的基于总和增量调制的任意路输入信号的比特流加法器,包括n输入1位二进制加法器、使能端控制逻辑单元、n位环形计数器组和n+1位的数据选择器；n输入的1位二进制加法器的输出端分别与使能端控制逻辑单元和n+1位的数据选择器连接；使能端控制逻辑单元、n位环形计数器组和n+1位的数据选择器依次相连。

为了使任意路输入信号的比特流加法器能产生正确的输出结果，一个n输入1位二进制加法器被用来对n路输入信号x₁、x₂、…、x_n的瞬时值进行累加，累加结果k表示了输入信号中‘+1’的个数，k被输入其后的使能端控制逻辑单元和n+1位的数据选择器，用来选择n位环形计数器组中一个相应的环形计数器使其工作，使能端控制逻辑单元会使该环形计数器的使能端有效，从而时钟得以输入该环形计数器，于是，环形计数器中的数据在时钟的作用下依次循环移位，n+1路输入的数据选择器也会根据k选择同一个环形计数器进行输出，图中，y表示输出。

n输入1位二进制加法器的每一个时钟周期的输入输出都只有1个比特，每个比特只有两个可能的取值“+1”和“-1”，实际电路中用“0”代表“-1”，n输入1位二进制加法器所有输入信号中的“+1”的个数在0到n之间变化，n输入1位二进制加法器对所有输入信号中的“+1”的个数进行累加，结果为k，k的取值范围为0到n，k个“+1”对应的输出应为： $y\left(i\right)=\frac{k\×1+(n-k)\×(-1)}{n}=\frac{2k}{n}-1,$ 即输出有n+1种选项：-1， $\frac{2}{n}-1,\frac{4}{n}-1,...,$ $\frac{2(n-1)}{n}-1$ 和1；根据输出y(i)，当“+1”的个数分别为0，1，2，…，n时，对应的n比特码分别为(0…000)，(0…001)，(0…011)，…，(1…111)，在这些n比特码中(0…000)和(1…111)因为内部数值完全相同，可以采用固定的0和1表示即可，其余n-1个n比特码采用n位环形计数器组来储存(对应的n比特码需预置于环形计数器中)并由n+1位的数据选择器来进行选择输出；

使能端控制逻辑单元有n-1个输出端口，分别连接至n位环形计数器组的使能端E₁，E₂，…，E_n-1，n位环形计数器组只有在k取值为1到n-1之间的时候才使用使能端，k取值为0和n的时候不需要使用使能端，k的取值与n位环形计数器组的使能端的对应关系为k为1时对应E₁，k为2时对应E₂，…，k为n-1时对应E_n-1，每一个k值只有1个对应的使能端被设置为有效；

n位环形计数器组由n-1个n位环形计数器和两个固定值0和1组成，两个固定值0和1分别代表比特码(0…000)和(1…111)，即-1和1，n-1个环形计数器中储存的n比特码对应的比特流数值依次为：n-1个环形计数器的时钟输入端分别由相应的使能端通过一个与门加以控制，当使能端控制逻辑单元根据n输入1位二进制加法器的结果k设置相应的n位环形计数器的使能端有效时，时钟输入该环形计数器使其按照时钟循环移位，两个固定值0和1不需要移位，所以没有使用使能端；

n+1位的数据选择器根据n输入1位二进制加法器的输入信号中的“+1”的个数k来决定哪一个n位环形计数器组中的数据在该时钟周期可以输出，当k为1对应E₁，k为2对应E₂，…，k为n-1对于E_n-1。

如图3所示，采用上述方法设计的3输入比特流加法器的电路，通过3输入比特流加法器对本发明的功能和性能进行验证。该图中，n位的环形计数器采用了简化的框图表示，并显示了预置的参数。本实例中，3输入1位二进制加法器可以直接使用全加器实现。在图中，使能端控制逻辑单元为和其中S是全加器的和值，是S的反相信号，C_i是全加器的进位信号，是C_i的反相信号。

为了验证该方法的性能，在MATLAB中对上述3输入比特流加法器的进行了Simulink模型仿真，在仿真中，3输入加法器的所有输入信号均采用正弦波信号，信号的频率分别为2MHz、4MHz和6MHz，并且，输入信号的归一化幅度均为0.9。仿真波形如图4所示，仿真输出波形几乎与理想输出波形重合，误差信号非常小，这表明提出电路可以很好的完成加法运算。

另外，对上述3输入比特流加法器的仿真输出信号进行了频域分析，在MATLAB中对仿真输出信号做了快速傅立叶变换(FFT)分析，图5给出了相应的频谱，频谱曲线中显示了3个输入信号的频率成分，同时，功率谱密度曲线具有非常明显的噪声整形特征，噪声整形是基于ΣΔ(总和增量)调制的比特流信号最为重要的特征，噪声整形的程度也同时反映了信号的精度高低。通过噪声整形，低频通带内的噪声被推挤到信号通带以外的高频部分，而高频噪声可以被后面连接的数字低通滤波器滤除。这是基于ΣΔ(总和增量)调制的比特流信号能够达到很高精度的关键所在。仿真频谱曲线表明本申请所提出的比特流加法器实现方法并未破坏输入加法器的比特流信号的噪声整形特征，也就保证了加法器输出信号的高精度。如果设置10MHz为信号带宽，则可以计算出加法器输出信号的信噪比高达34.54dB。

Claims (4)

1.一种基于总和增量调制的任意路输入信号的比特流加法器,其特征在于：包括n输入1位二进制加法器、使能端控制逻辑单元、n位环形计数器组和n+1位的数据选择器；n输入的1位二进制加法器的输出端分别与使能端控制逻辑单元和n+1位的数据选择器连接；使能端控制逻辑单元、n位环形计数器组和n+1位的数据选择器依次相连。

2.如权利要求1所述的基于总和增量调制的任意路输入信号的比特流加法器,其特征在于：

每一个时钟周期的输入输出都只有1个比特，每个比特只有两个可能的取值“+1”和“-1”，在实际电路中用“0”代表“-1”，n输入1位二进制加法器所有输入信号中的“+1”的个数在0到n之间变化，n输入1位二进制加法器对所有输入信号中的“+1”的个数进行累加，结果为k，k的取值范围为0到n；基于总和增量调制的任意路输入信号的比特流加法器在k个“+1”时对应的输出应为：即输出有n+1种选项：-1，和1；k被输入使能端控制逻辑单元和n+1位的数据选择器，用来选择n位环形计数器组中相应的环形计数器使其工作，并通过n+1位的数据选择器进行输出。

3.如权利要求2所述的基于总和增量调制的任意路输入信号的比特流加法器,其特征在于：根据n输入1位二进制加法器对所有输入信号中的“+1”的个数进行累加的结果k，使能端控制逻辑单元使n位环形计数器组中相应的环形计数器的使能端有效，从而时钟得以输入该环形计数器使其按照时钟循环移位，同时，n+1位的数据选择器会将该环形计数器连接到n+1位的数据选择器的输出端口使其得以输出。

4.如权利要求3所述的基于总和增量调制的任意路输入信号的比特流加法器,其特征在于：根据比特流加法器输出y(i)的公式，当n路输入信号中“+1”的个数分别为0，1，2，…，n时，比特流加法器对应输出y(i)的n比特码分别为(0…000)，(0…001)，(0…011)，…，(1…111)，在这些n比特码中(0…000)和(1…111)因为内部数值完全相同，采用固定的0和1表示即可，其余n-1个n比特码采用n位环形计数器组来储存并由n+1位的数据选择器来进行选择输出；

使能端控制逻辑单元有n-1个输出端口，分别连接至n位环形计数器组的使能端E₁，E₂，…，E_n-1，n位环形计数器组只有在k取值为1到n-1之间的时候才使用使能端，k取值为0和n的时候不需要使用使能端，k的取值与n位环形计数器组的使能端的对应关系为k为1时对应E₁，k为2时对应E₂，…，k为n-1时对应E_n-1，每一个k值只有1个对应的使能端被设置为有效；

n位环形计数器组由n-1个n位环形计数器和两个固定值0和1组成，两个固定值0和1分别代表n比特码(0…000)和(1…111)，即-1和1，n-1个环形计数器中储存的n比特码对应的比特流数值依次为：n-1个环形计数器的时钟输入端分别由相应的使能端通过一个与门加以控制，当使能端控制逻辑单元根据n输入1位二进制加法器的结果k设置相应的n位环形计数器的使能端有效时，时钟输入该环形计数器使其按照时钟循环移位，两个固定值0和1不需要移位，所以没有使用使能端；n+1位的数据选择器根据n输入1位二进制加法器的输入信号中的“+1”的个数k来决定哪一个n位环形计数器组中的数据在该时钟周期可以输出，当k为1对应E₁，k为2对应E₂，…，k为n-1对于E_n-1。