CN105706216A - 用于利用气体脉冲进行深硅蚀刻的方法 - Google Patents

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Abstract

在本文中所公开的技术包括用于利用连续气体脉冲工艺蚀刻深硅特征的方法,该连续气体脉冲工艺对具有相对平滑的轮廓的高的纵横比特征进行蚀刻。这样的方法提供了比分时复用蚀刻沉积工艺的蚀刻速率大的蚀刻速率。技术包括利用包括交替化学物质的循环气体脉冲工艺的连续工艺。第一过程气体混合物包括产生氧化物层的含卤素的硅气体和氧。第二过程气体混合物包括蚀刻氧化物和硅的含卤素的气体和氟碳气体。

Description

用于利用气体脉冲进行深硅蚀刻的方法
技术领域
本发明涉及用于在半导体基板中蚀刻特征(包括在硅中蚀刻特征)的方法。
背景技术
在半导体行业中集成电路(IC)的制造涉及利用等离子体反应器来生成有助于表面化学物质的等离子体,其中该表面化学物质被用来从基板去除材料以及将材料沉积到基板。干法等离子体蚀刻工艺通常用于去除或蚀刻被图案化在半导体基板上的沿着细线或在通孔内或者在接触处的材料。成功的等离子体蚀刻工艺需要包括适合于选择性地蚀刻一种材料而基本不蚀刻另一种材料的化学反应物的蚀刻化学物质。
例如,在半导体基板上,可以利用等离子体蚀刻工艺将形成在保护层中的图案转移到所选择的材料的下层。保护层可以包括诸如光刻胶层之类的光敏层,其具有利用光刻工艺形成的图案。当形成图案时,将半导体基板布置在等离子体处理室内,并且形成选择性蚀刻下层而最小化地蚀刻保护层的蚀刻化学物质。通过以下来生成该蚀刻化学物质:引入可电离的游离的气体混合物,其具有包括与下层反应而最小化地与保护层或图案层反应的分子成分的母分子。蚀刻化学物质的生成包括:引入气体混合物;以及当存在的气体种类的一部分在与高能电子碰撞之后被离子化时形成等离子体。被加热的电子可以用于分离气体混合物的一些种类并产生化学物质成分(母分子的)的反应混合物。
提供了离子化气体种类和化学物质成分的反应混合物,可以在半导体基板的露出的区域中蚀刻各种特征(例如沟槽、通孔、接触等)。通常被蚀刻的材料例如包括以下:硅氧化物(SiOx)、硅氮化物(SiNy)、多晶硅(polysilicon)、单晶硅(silicon)以及掺杂的硅和未掺杂的硅。
发明内容
诸如Bosch工艺(蚀刻-沉积-蚀刻-沉积)之类的分时复用蚀刻工艺已经用于蚀刻高的纵横比特征,例如贯穿硅的通孔(TSV)。在分时复用工艺中,蚀刻小深度的特征,然后停止供给蚀刻气体并且开始供给在蚀刻的侧壁上形成聚合物的钝化气体。重复该工艺直到达到期望的深度为止。然而,分时复用蚀刻工艺的不期望的侧面效应是作为可替选的沉积和蚀刻步骤的结果的给定蚀刻特征的侧壁的特征扇形。例如这些轮廓非一致性可以导致充满复杂性,并且最终导致在随后的金属化之后电性能劣化。
可替选的分时复用蚀刻是通常利用氟和基于氧的化学物质来同时执行蚀刻和钝化机制的一步(连续)工艺。这样的一步工艺可以产生更加连续的轮廓(无扇形),但是一步工艺经历纵横比限制(特别是在较小的尺寸处)和深度限制。
本文中所公开的技术包括用于利用连续气体脉冲工艺蚀刻深硅特征的方法,该连续气体脉冲工艺蚀刻高纵横比特征并留下相对平滑的轮廓。这样的方法提供了比Bosch工艺的蚀刻速率快的蚀刻速率,提供了不具有基蚀(undercut)或具有小的基蚀的蚀刻轮廓,并且使用提供好的掩模选择性的化学物质。技术包括利用包括交替化学物质的循环气体脉冲工艺的连续工艺。
一种实施方式包括用于在基板上蚀刻深硅特征的方法。该方法包括将基板布置在等离子体处理系统中的基板保持器上。该基板具有限定露出硅表面的开口的图案化的掩模层。使第一过程气体混合物流入等离子体处理系统。第一过程气体混合物包括硅、氧以及至少一种卤素。使第二过程气体混合物流入等离子体处理系统。第二过程气体混合物包括含卤素的气体和氟碳气体。由第一过程气体混合物和第二过程气体混合物形成等离子体,使得硅表面通过图案化的掩模层被暴露于等离子体。利用第一气体混合物与等离子体的产物在基板内的一个或更多个硅特征的侧壁和底表面上形成氧化物层。该方法包括利用第二过程气体混合物与等离子体的产物对在基板内的一个或更多个硅特征进行蚀刻。
与使用专用的蚀刻和沉积步骤的分时复用工艺相比,本文中的技术提供了遵循交替的强-轻(strong-mild)蚀刻机制(较少钝化)但是具有连续的蚀刻的气体脉冲。这样的技术可以维持较高的蚀刻速率而没有残留的聚合物残渣堆积。
当然,出于简洁的目的已经呈现了在本文中所描述的不同步骤的讨论顺序。通常这些步骤可以以任意合适的顺序执行。另外,尽管可以在本公开内容的不同地方讨论本文中的各个不同的特征、技术、构造等,但是旨在每个概念可以彼此独立地被执行或者彼此组合地被执行。因此,可以以很多不同的方法来实施或者看待本发明。
注意本发明内容部分不指出本公开内容或所要求保护的发明的每个实施方式和/或增加的新的方面。相反,本发明仅提供不同实施方式的初步讨论和优于常规技术的新颖性的对应点。为了本发明和实施方式的另外的细节和/或可能的观点,读者应该针对具体实施方式部分和如下面所进一步讨论的本公开内容的相应附图。
附图说明
参照下面的结合附图考虑的具体描述,本发明的各种实施方式的更完整的理解及其许多附加优点将变得容易显而易见。附图不必是按比例的,而是将重点放在示出特征、原则和概念上。
图1A至图1B是根据本文的实施方式的被蚀刻的特征的截面图。
图2A至图2C是根据本文的实施方式的连续气体脉冲工艺的图。
图3A至图3C是示出来自各种蚀刻技术的结果的截面图。
图4是根据本文的实施方式的深硅蚀刻方法的流程图。
图5是根据本文的实施方式的等离子体处理系统的示意图。
具体实施方式
本文所公开的技术包括利用连续气体脉冲工艺蚀刻深硅特征的方法,该连续气体脉冲工艺蚀刻具有相对光滑的轮廓的高纵横比特征。这样的方法提供比Bosch工艺的蚀刻速率大的蚀刻速率,提供了不具有基蚀或具有小的基蚀的蚀刻轮廓,并且使用提供好的掩模选择性的化学物质。技术包括利用包括交替化学物质的循环气体脉冲工艺的连续工艺。
本文中的技术使用了两种气体化学物质或者混合物,并且然后根据流动占优的混合物而在各个气体化学物质之间循环。因而,两种气体化学物质同时且连续地流动,而每个流动的量在最大与最小之间变化。
图1A和图1B示出了被蚀刻到硅基板105中的特征107,例如贯穿硅的通孔。在形成特征中所使用的一种气体化学物质是钝化/氧化化学物质110。氧化化学物质包括硅、氧以及至少一种卤素(例如氟、氯、溴等)。例如,O2可以用于形成氧化物。硅和卤素可以来自SiF4、SiCl4、SiBr4等。可以单独使用O2,但是基本上花费更多的时间。硅和卤素添加物被用于形成其中特征的细线侧壁和底表面被蚀刻的含卤素的氧化物沉积物135。
所使用的另一气体化学物质是蚀刻化学物质120。该蚀刻化学物质包括含卤素气体和氟碳气体。例如,含卤素气体可以包括SF6、NF3、XeF2、CI、Br等。含卤素的气体主要的功能是用于蚀刻硅基板105。氟碳气体可以包括CxFy,其中x和y大于或等于1。氟碳气体主要用于通过从通孔的底表面去除氧化物135而增强蚀刻。因为钝化化学物质在特征表面上形成氧化物,所以需要去除该氧化物以继续蚀刻沟槽或通孔。
图2A至图2B是示出各个气体化学物质的总流量相对于工艺时间的图。图2A示出了蚀刻化学物质120的流量作为时间的函数。注意蚀刻化学物质具有连续的最小流动量,并且还具有增加的流动的循环或图案。图2B示出了氧化化学物质110的流量作为时间的函数。如可以看到的,氧化化学物质110还具有增加的流动的重复周期的连续流动的最小量。将图2A和图2B进行比较示出了彼此交替的各种气体化学物质的增加的或高的流动的周期。换言之,蚀刻化学物质和氧化化学物质在占优的流动之间交替,而各自提供最小连续流动。图2C是示出两个气体化学物质流动的图。注意占优的气体周期可以在占优的流动之间具有梯度或逐渐变化。因而,在各个步骤处发生蚀刻,并且逐渐的化学改变可以帮助产生较平滑的侧壁。
常规的蚀刻工艺通常生成聚合物层以保护侧壁。这样的聚合物钝化通常由CF2或沉积的类似材料提供。然而,本文中的技术使用SiO2或类似材料以生成保形的氧化物,因而提供氧化层而非聚合物/钝化层。因为利用本文中的技术来沉积氧化物,所以使用氟碳例如C4F8来去除沉积在底面/水平面的氧化物以能够继续蚀刻到下层硅材料。
在一些实施方式中,可以选择不生成大量CF2的蚀刻机制。在大多数应用中需要很少CF2或不需要CF2。因而,C4F8可以被用作大多数的调节气体。在一个示例性化学物质中,SF6被用于蚀刻,而SiF4和O2被用于氧化物生成/钝化。可以添加任何CFx离子气体用于调节。来自这些气体的碳可以被用于从特征底部去除氧。因而,在钝化步骤(氧化步骤)中,类似硅氧化物的沉积/转移发生在给定蚀刻特征的侧面和底面,并且然后在主要蚀刻步骤期间,添加从特征的底表面去除氧的碳,从而使得蚀刻下面的硅变得较容易。钝化步骤指的是当钝化气体化学物质(氧化化学物质)占优地流动的情况,并且然后蚀刻步骤指的是当蚀刻气体相对于钝化气体化学物质占优地流动的情况。
本文中所公开的这些化学物质与气体脉冲技术一起提供了优于常规技术的优点。例如,图3A示出了由单步连续蚀刻工艺引起的样品蚀刻特征310。注意所产生的轮廓可以变成弓形并随后逐渐变窄到终止点,这强调了连续工艺的纵横比限制。图3B示出了具有由分时复用(Bosch)蚀刻工艺产生的通常的轮廓的样品蚀刻特征320。尽管Bosch工艺可以比单步工艺蚀刻得更深,但是不幸的是,该轮廓发展为呈现扇形轮廓的粗糙侧壁表面。另外,利用常规的包含钝化剂的氟碳通常可以阻碍特征的顶部,因而妨碍特征蚀刻。图3C示出了具有由执行根据本文的实施方式的蚀刻工艺而产生的轮廓的样品蚀刻特征330。形成的保形氧化物可以减少扇形,并且产生具有平滑侧壁和高的纵横比的蚀刻特征。另外,因为沉积有很少聚合物或者没有沉积聚合物,本文中的技术避免了阻碍特征的顶部。与沉积有聚合物相比,本文中的技术使表面氧化,并且然后该氧化的表面阻碍横向蚀刻。注意利用分时复用工艺,在给定特征的侧壁上真实存在沉积物,即沉积有聚合物。然而,本文中的保形氧化物可以被认为是生长的或饱和的(saturated)。
现在参照图4,流程图示出了用于蚀刻深硅特征的执行本文中的实施方式的示例性方法。
在步骤410中,在等离子体处理系统中的基板保持器上布置或放置基板。基板可以是例如硅基板或晶片。基板具有限定露出硅表面的开口的图案化的掩模层。可以利用常规的半导体制造工具来执行层叠和图案化。图案化掩模层可以包括一个或更多个层。
在步骤420中,使第一过程气体混合物流入等离子体处理系统,例如进入基板之上的空间或等离子体处理区域。第一过程气体混合物包括硅、氧以及至少一种卤素。例如,第一过程气体混合物包括含卤素硅气体和含氧气体。含卤素硅气体可以选自包括以下的几种替代物:SiFx、SiClx和SiBrx,其中x大于或等于1。含氧气体可以选自例如以下的几个选项:原子氧、双原子氧和臭氧。通过特定的示例的方式,含卤素的硅气体可以为SiF4、SiCS4、SiCl4或卤代硅烷。与单独利用氧相比,利用含卤素硅气体可以加快氧化物层的生长。因而,第一过程气体是生成富卤素氧化物膜或类似氧化物膜的SiO沉积气体。
在步骤430中,使第二过程气体混合物流入等离子体处理系统。第二过程气体混合物包括含卤素的气体和氟碳气体。例如,来自第二过程气体混合物的含卤素的气体可以选自由以下构成的组:SF6、NF3、XeF2、氯以及溴。由来自第二过程气体混合物的含卤素的气体的产物(离子化之后)可以被用于蚀刻在基板内的硅。来自第二过程气体混合物的氟碳气体可以为CxFyHz,其中x和y大于或等于1,并且其中z大于或等于0。氟碳气体和等离子的产物可以用于蚀刻在一个或更多个硅特征的底表面上的氧化物沉积物(来自第一过程气体混合物)。注意,氟碳气体(其可以是C4F8)不与蚀刻剂分开流动,而是与作为氧化物蚀刻剂而非作为聚合物形成气体的蚀刻剂一起流动。因而,第二过程气体混合物包括含卤素蚀刻剂和氧化物蚀刻剂。
在步骤440中,由第一过程气体混合物和第二过程气体混合物形成等离子体,使得硅表面通过图案化的掩模暴露于等离子体。这样的等离子体生成可以发生于在基板之上的区域的等离子体处理系统内。
在步骤450中,利用第一气体混合物与等离子体的产物在基板内的一个或更多个硅特征的侧壁和底表面上形成氧化物层。形成氧化物层可以包括在一个或更多个硅特征的侧壁和底表面上保形地沉积或生长氧化物层。氧化物沉积物包括硅、氧以及至少一种卤素。
在步骤460中,利用第二过程气体混合物与等离子体的产物蚀刻在基板内的一个或更多个硅特征。
在一些实施方式中,第一过程气体混合物和第二过程气体混合物的各自的流速可以随时间变化,使得占优的流速在第一过程气体混合物与第二过程气体混合物之间交替。换言之,第一过程气体混合物和第二过程气体混合物均具有预定的最小流动,并且一种气体的最小流动(其可以为0或更大)发生而另一气体的流动处于增加或较大的相对流动。各自的流速的变化可以包括在流速之间具有梯度转变,例如在图2C中所示出的。使第一过程气体混合物流动和使第二过程气体混合物流动可以包括维持各自的流速在预定的量之上,使得在蚀刻一个或更多个硅特征的步骤期间存在每种气体混合物的最小连续流动。每种气体混合物的占空比可以相等或不同。例如,蚀刻化学物质时间可以比氧化物化学物质时间持续较长的时间,并且这个重蚀刻脉动(etch-heavypulsing)可以具有一些优点,例如较深的蚀刻长度,并且因而可以被选择用于特定的蚀刻应用。
在基板内蚀刻一个或更多个硅特征可以包括连续执行蚀刻工艺,直到已经形成特征在于蚀刻深度大于约20微米且深度与宽度的纵横比大于约5比1的特征为止。
各种不同的常规的等离子体处理系统可以用于沉积和蚀刻的工艺步骤。可以在各种常规的等离子体处理系统中的任一个中执行根据以上描述的各种实施方式的用于执行间隔物蚀刻过程顺序的一个或更多个方法。图5示出了一个示例性的等离子体处理系统500。等离子体处理系统500被配置为执行上面限定的处理条件,并且包括等离子体处理室510、基板保持器520以及真空抽气系统550,其中待被处理的基板525被固定在基板夹持器520上。基板525可以为半导体基板、晶片、平板显示器或液晶显示器。等离子体处理室510可以被配置为促进在基板525的表面附近在等离子体处理区域545中生成等离子体。经由气体分配系统540引入可电离的气体或过程气体的混合物。针对过程气体的给定流动,利用真空抽气系统550来调整过程压力。可以利用等离子体来产生特定于预订材料工艺的材料,以及/或者帮助从基板525的露出的表面去除材料。等离子体处理系统500可以被配置为处理任意期望尺寸的基板,例如200mm基板、300mm基板、450mm基板或者更大尺寸的基板。
基板525可以经由夹持系统528(例如机械夹持系统或电夹持系统(例如静电夹持系统))被固定至基板保持器520。另外,基板保持器520可以包括被配置为调节和/或控制基板保持器520和基板525的温度的加热系统(未示出)或冷却系统(未示出)。加热系统或冷却系统可以包括再循环流动的热转移流体,其中,当冷却时,该再循环流动的热转移流体从基板保持器520接收热并将热转移至热交换器系统(未示出),或者当加热时,该再循环流动的热转移流体将热从热交换器系统转移至基板保持器520。在另外的实施方式中,诸如电阻加热元件或热电加热器/冷却器之类的加热/冷却元件可以被包括在基板保持器520以及等离子体处理室510的室壁和在等离子体处理系统500内的任意其它部件中。
另外,热转移气体可以经由背侧气体供给系统526被传送至基板525的背侧,以提高在基板525与基板保持器520之间的气隙热传导。当在升高或降低的温度处需要控制基板的温度时,可以利用这样的系统。例如,背侧气体供给系统可以包括二区气体分配系统,其中氦气隙压力可以在基板525的中心与边缘之间独立地变化。
基板保持器520可以包括电极522,RF功率经由电极522被耦合至等离子体处理区域545中的过程等离子体。例如,基板保持器520可以经由从RF生成器530通过可选的阻抗匹配网络532将RF功率传输至基板保持器520而在RF电压处电偏置。RF电偏置可以用于加热电子以形成和保持等离子体。在该构造中,系统可以操作为反应离子蚀刻(RIE)反应器,其中室和上气体注入电极充当基础表面(groundsurface)。用于RF偏置的通常的频率可以在约0.1MHz至约100MHz的范围内。用于等离子体处理的RF系统是本领域技术人员所公知的。
另外,在RF电压处的电极522的电偏置可以利用脉冲偏置信号控制器531进行脉动。例如来自RF生成器530的RF功率输出可以在关闭状态与打开状态之间脉动。替选地,RF功率以多频率被施加至基板保持器电极。另外,阻抗匹配网络532可以通过减少反射功率来提高转移到等离子体处理室510中的等离子体的RF功率。匹配网络拓扑(例如,L型、型、T型等)以及自动控制方法对本领域技术人员来说是公知的。
气体分配系统540可以包括用于引入过程气体的混合物的喷头设计。替选地,气体分配系统540可以包括多区域喷头设计,该多区域喷头设计用于引入过程气体的混合物并调整在基板525之上的过程气体的混合物的分布。例如,多区域喷头设计可以被配置为:相对于基本到达基板525之上的中心区域的过程气体流动或组成的量来调节基本到达基板525之上的边缘区域的过程气体流动或组成。
真空抽气系统550可以包括抽气速度能够高达约5000升每秒(并且更大)的涡轮分子真空泵(TMP)和用于抑制室压力的门阀。在所使用的用于干法等离子体蚀刻的常规等离子体处理装置中,可以使用1000至3000升每秒的TMP。TMP对通常小于约50mTorr的低压处理是有用的。针对高压处理(即大于约100mTorr),可以使用机械增压泵(未示出)和干式粗抽泵。另外,用于监测室压力的装置(未示出)可以被耦接至等离子体处理室510。
控制器555包括:能够生成足以传送和激活到等离子体处理系统500的输入以及监测从等离子体处理系统500的输出的控制电压的数字I/O端口、存储器以及微处理器。另外,控制器555可以耦接至以下部件并且与所述部件交换信息:RF生成器530、脉冲偏置信号控制器531、阻抗匹配网络532、气体分配系统540、真空抽气系统550以及基板加热/冷却系统(未示出)、背侧气体供给系统526和/或静电夹持系统528。例如,可以利用存储在存储器中的程序根据工艺配方激活到等离子体处理系统500的前述部件的输入,以在基板525上执行等离子体辅助工艺如等离子体蚀刻工艺。
控制器555可以相对于等离子体处理系统500本地放置,或者可以相对于等离子体处理系统500远程地放置。例如,控制器555可以利用直接连接、内部网络和/或互联网与等离子体处理系统500交换数据。控制器555可以耦接至在例如客户站点(即装置制造商等)处的内部网络,或者可以耦接至在例如供应商站点(即设备制造商)处的内部网络。替选地或另外地,控制器555可以耦接至互联网。另外,另一计算机(即控制器、服务器等)可以访问控制器555,以经由直接连接、内部网络和/互联网来交换数据。
等离子体处理系统500还可以包括静止的或机械的或电动的旋转磁场系统(未示出),以潜在地增加等离子体密度以及/或者提高等离子体处理一致性。另外,控制器555可以耦接至磁场系统,以调节旋转的速度和场强。旋转磁场的设计和实现对本领域技术人员来说是公知的。
等离子体处理系统500还包括上电极570,RF功率可以经由可选的阻抗匹配网络574从RF生成器572耦合至上电极570。施加至上电极的RF功率的频率可以在约0.1MHz至约200MHz的范围内。此外,施加至下电极的功率的频率可以在约0.1MHz至约100MHz的范围内。另外,控制器555被耦接至RF生成器572和阻抗匹配网络574,以控制施加至上电极570的RF功率。上电极的设计和实现对本领域技术人员来说是公知的。上电极570和气体分配系统540可以被设计为如所示出的组装在同一室内。替选地,上电极570可以包括用于调整耦合至基板525之上的等离子体的RF功率分布的多区域电极设计。例如,上电极570可以被分割成中心电极和边缘电极。
等离子体处理系统500还可以包括耦接至与基板525相对的上电极570的直流(DC)电源550。上电极570可以包括电极板。电极板可以包括含硅的电极板。另外,电极板可以包括掺硅的电极板。DC电源550可以包括可变DC电源。另外,DC电源550可以包括双极DC电源。DC电源550还可以包括被配置为执行监测、调节或控制DC电源550的极性、电流、电压或开/关状态中至少之一的系统。当形成等离子体时,DC电源550促进弹道电子束的形成。可以利用电滤波器(未示出)以从DC电源550去除RF功率耦合。
例如,通过DC电源550施加至上电极570的DC电压可以在约-2000伏(V)至约1000V的范围内。期望的是,DC电压的绝对值等于或大于约100V,并且更期望的是,DC电压的绝对值等于或大于约500V。另外,期望的是,DC电压具有负极性。另外,期望的是,DC电压是绝对值大于在上电极570的表面上生成的自偏压的负电压。上电极570的面对基板保持器520的表面可以包括含硅的材料。
其它类型的公知的等离子体处理系统还可以用于执行本文所公开的技术。例如,交替等离子体处理系统(未示出)还包括电感线圈,RF功率通过可选的阻抗匹配网络经由RF生成器耦合至该电感线圈。RF功率通过介电窗口从电感线圈感应地耦合至等离子体处理区域。施加至电感线圈的RF功率的频率可以在约10MHz至约100MHz的范围内。类似地,施加至卡盘电极的功率的频率可以在约0.1MHz至约100MHz的范围内。另外,可以使用开槽的法拉第屏蔽来减少感应线圈与等离子体处理区域中的等离子体之间的电容耦合。另外,控制器可以耦接至RF生成器和阻抗匹配网络,以控制施加至感应线圈的功率。
在替选的实施方式中,等离子体处理系统可以包括感应线圈,该感应线圈为与如上在变压器耦合等离子体(TCP)反应器中的等离子体处理区域进行通信的“螺旋式”线圈或“扁饼式”线圈。电感耦合等离子体(ICP)源或变压器耦合等离子体(TCP)源的设计和实现对本领域技术人员来说是公知的。替选地,可以利用电子回旋共振(ECR)形成等离子体。在另一实施方式中,由螺旋波的发射形成等离子体。在另一实施方式中,由表面波的传播形成等离子体。其它的等离子体处理系统可以与图5的实施方式类似,并且还可以包括表面波等离子体(SWP)源。SWP源可以包括槽式天线,例如径向线缝隙天线(RLSA),微波功率经由功率耦合系统耦合至该槽式天线。以上所描述的各个等离子体源对本领域技术人员来说是公知的。
在前面的描述中,已经陈述了具体细节,例如处理系统的特定几何结构以及在其中所使用的各种部件和过程的描述。然而,应该理解的是,可以以脱离这些具体细节的其它实施方式来实践本文中的技术,并且这样的细节是出于说明的目的而不是限制的目的。已经参照附图描述了本文所公开的实施方式。类似地,出于说明的目的,已经陈述了具体数目、材料和配置以提供全面的理解。然而,可以在没有这样的具体细节的情况下实践实施方式。通过相同的附图标记来表示具有基本相同的功能结构的部件,并且因而可以省略任意多余的描述。
各种技术已经被描述为多个分立的操作以帮助理解各种实施方式。描述的顺序不应该被理解为暗示这些操作一定是依赖顺序的。事实上,这些操作不必按照所呈现的顺序执行。所描述的操作可以以与所描述的实施方式的顺序不同的顺序来执行。可以执行各种附加操作以及/或者在另外的实施方式中可以省略所描述的操作。
如本文中所使用的“基板”或“目标基板”主要指的是根据本发明要处理的对象。基板可以包括装置特别是半导体或其它电子装置的任意材料部分或结构,并且可以例如为基本基板结构如半导体晶片或者在基本基板结构的上方或覆盖基本基板结构的层如薄膜。因而,基板不限于任意特定基本结构、下面的层或上面的层,图案化或未被图案化,而是被构思为包括任何这样的层或基本结构,以及层和/或基本结构的任意组合。可以参照特定类型的基板进行描述,但是这仅用于说明的目的。
本领域技术人员还将理解的是,可以对以上所说明的技术的操作作出许多变化,同时仍然实现本发明的相同的目标。这样的变化旨在被本公开内容的范围所覆盖。因此,本发明的实施方式的前面的描述不旨在进行限制。然而,本发明的实施方式的任何限制存在于所附权利要求中。

Claims (14)

1.一种用于在基板上蚀刻深硅特征的方法,包括:
将基板布置在等离子体处理系统中的基板保持器上,所述基板具有限定露出硅表面的开口的图案化的掩模层;
使第一过程气体混合物流入所述等离子体处理系统,所述第一过程气体混合物包括硅、氧以及至少一种卤素;
使第二过程气体混合物流入所述等离子体处理系统,所述第二过程气体混合物包括含卤素的气体和氟碳气体;
由所述第一过程气体混合物和所述第二过程气体混合物形成等离子体,使得所述硅表面通过所述图案化的掩模层被暴露于所述等离子体;
利用所述第一气体混合物与所述等离子体的产物在所述基板内的一个或更多个硅特征的侧壁和底表面上形成氧化物层;以及
利用所述第二过程气体混合物与所述等离子体的产物对所述基板内的所述一个或更多个硅特征进行蚀刻。
2.根据权利要求1所述的方法,进一步包括:
使所述第一过程气体混合物和所述第二过程气体混合物的各自的流速随着时间变化,使得占优的流速在所述第一过程气体混合物与所述第二过程气体混合物之间交替。
3.根据权利要求2所述的方法,其中,使各自的流速变化包括流速之间的梯度转变。
4.根据权利要求2所述的方法,其中,使所述第一过程气体混合物流动和使所述第二过程气体混合物流动包括使各自的流速保持在预定的量之上,使得在对所述一个或更多个硅特征进行蚀刻的步骤期间存在每种气体混合物的最小连续流动。
5.根据权利要求1所述的方法,其中,所述第一过程气体混合物包括含卤素的硅气体和含氧的气体。
6.根据权利要求5所述的方法,其中,所述含卤素的硅气体选自由以下构成的组:SiFx、SiClx以及SiBrx,其中x大于或等于1。
7.根据权利要求5所述的方法,其中,所述含氧的气体选自由以下构成的组:原子氧、双原子氧以及臭氧。
8.根据权利要求1所述的方法,其中,形成所述氧化物层包括在一个或更多个硅特征的侧壁和底表面上保形地沉积氧化物沉积物。
9.根据权利要求8所述的方法,其中,所述氧化物沉积物包括硅、氧以及至少一种卤素。
10.根据权利要求1所述的方法,其中,来自所述第二过程气体混合物的所述含卤素的气体选自由以下构成的组:SF6、NF3、XeF2、氯以及溴。
11.根据权利要求10所述的方法,其中,来自所述第二过程气体混合物的所述含卤素的气体的产物被用于蚀刻所述基板内的硅。
12.根据权利要求1所述的方法,其中,来自所述第二过程气体混合物的所述氟碳气体是CxFyHz,其中x和y大于或等于1,并且其中z大于或等于0。
13.根据权利要求12所述的方法,其中,所述氟碳气体和所述等离子体的产物被用于蚀刻所述一个或更多个硅特征的底表面上的氧化物沉积物。
14.根据权利要求1所述的方法,其中,在所述基板内蚀刻所述一个或更多个硅特征包括进行蚀刻,直到形成特征在于蚀刻深度大于约20微米且深度与宽度的纵横比大于约5比1的特征为止。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110171802A (zh) * 2019-07-11 2019-08-27 江苏鲁汶仪器有限公司 一种mems的深硅刻蚀方法
CN111052319A (zh) * 2017-10-20 2020-04-21 株式会社Lg化学 使用法拉第笼的等离子体刻蚀方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150371889A1 (en) * 2014-06-20 2015-12-24 Applied Materials, Inc. Methods for shallow trench isolation formation in a silicon germanium layer
JP6410592B2 (ja) * 2014-12-18 2018-10-24 東京エレクトロン株式会社 プラズマエッチング方法
US9728421B2 (en) 2015-12-31 2017-08-08 International Business Machines Corporation High aspect ratio patterning of hard mask materials by organic soft masks
US11289386B2 (en) 2016-04-26 2022-03-29 Active Layer Parametrics, Inc. Methods and apparatus for test pattern forming and film property measurement
WO2017189582A1 (en) 2016-04-26 2017-11-02 Active Layer Parametrics, Inc. Methods and systems for material property profiling of thin films
US9793135B1 (en) * 2016-07-14 2017-10-17 ASM IP Holding B.V Method of cyclic dry etching using etchant film
KR102405202B1 (ko) * 2016-09-21 2022-06-02 도쿄엘렉트론가부시키가이샤 교차 구조물들을 패터닝하는 방법
TWI702667B (zh) * 2017-02-13 2020-08-21 美商愛克提夫雷爾參數公司 用於薄膜之材料性質分析之方法及系統
US10529578B2 (en) 2017-11-12 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method of fabricating semiconductor structure
JP7339032B2 (ja) * 2019-06-28 2023-09-05 東京エレクトロン株式会社 基板処理方法および基板処理装置
US11361971B2 (en) * 2020-09-25 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. High aspect ratio Bosch deep etch
US11380776B2 (en) 2020-09-29 2022-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Field-effect transistor device with gate spacer structure
KR20230004014A (ko) 2021-06-30 2023-01-06 삼성전자주식회사 반도체 소자 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60154622A (ja) * 1984-01-25 1985-08-14 Hitachi Ltd 溝およびそのエッチング方法
US6051503A (en) * 1996-08-01 2000-04-18 Surface Technology Systems Limited Method of surface treatment of semiconductor substrates
US20070212888A1 (en) * 2004-03-29 2007-09-13 Sumitomo Precision Products Co., Ltd. Silicon Substrate Etching Method
CN102187437A (zh) * 2008-10-23 2011-09-14 朗姆研究公司 使用化学气相沉积钝化的硅蚀刻

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0574745A (ja) * 1991-09-18 1993-03-26 Fujitsu Ltd 半導体装置の製造方法
DE19706682C2 (de) * 1997-02-20 1999-01-14 Bosch Gmbh Robert Anisotropes fluorbasiertes Plasmaätzverfahren für Silizium
US6784108B1 (en) 2000-08-31 2004-08-31 Micron Technology, Inc. Gas pulsing for etch profile control
WO2003030239A1 (fr) * 2001-09-28 2003-04-10 Sumitomo Precision Products Co., Ltd. Procede de gravure de substrat de silicium et appareil de gravure
JP2004087738A (ja) * 2002-08-26 2004-03-18 Tokyo Electron Ltd Siエッチング方法
US6916746B1 (en) 2003-04-09 2005-07-12 Lam Research Corporation Method for plasma etching using periodic modulation of gas chemistry
US7060624B2 (en) * 2003-08-13 2006-06-13 International Business Machines Corporation Deep filled vias
WO2007031778A1 (en) * 2005-09-16 2007-03-22 Aviza Technology Limited A method of etching a feature in a silicone substrate
JP2007311676A (ja) * 2006-05-22 2007-11-29 Sony Corp 半導体装置とその製造方法
US7829465B2 (en) 2006-08-09 2010-11-09 Shouliang Lai Method for plasma etching of positively sloped structures
US20090275202A1 (en) 2006-11-22 2009-11-05 Masahiko Tanaka Silicon structure having an opening which has a high aspect ratio, method for manufacturing the same, system for manufacturing the same, and program for manufacturing the same, and method for manufacturing etching mask for the silicon structure
FR2914782B1 (fr) 2007-04-04 2009-06-12 St Microelectronics Sa Procede de gravure profonde anisotrope de silicium
CN103258729B (zh) 2007-12-21 2016-07-06 朗姆研究公司 硅结构的制造和带有形貌控制的深硅蚀刻
US9852870B2 (en) 2011-05-23 2017-12-26 Corporation For National Research Initiatives Method for the fabrication of electron field emission devices including carbon nanotube field electron emisson devices
GB2499816A (en) * 2012-02-29 2013-09-04 Oxford Instr Nanotechnology Tools Ltd Controlling deposition and etching in a chamber with fine time control of parameters and gas flow

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60154622A (ja) * 1984-01-25 1985-08-14 Hitachi Ltd 溝およびそのエッチング方法
US6051503A (en) * 1996-08-01 2000-04-18 Surface Technology Systems Limited Method of surface treatment of semiconductor substrates
US20070212888A1 (en) * 2004-03-29 2007-09-13 Sumitomo Precision Products Co., Ltd. Silicon Substrate Etching Method
CN102187437A (zh) * 2008-10-23 2011-09-14 朗姆研究公司 使用化学气相沉积钝化的硅蚀刻

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111052319A (zh) * 2017-10-20 2020-04-21 株式会社Lg化学 使用法拉第笼的等离子体刻蚀方法
CN111052319B (zh) * 2017-10-20 2023-09-19 株式会社Lg化学 使用法拉第笼的等离子体刻蚀方法
CN110171802A (zh) * 2019-07-11 2019-08-27 江苏鲁汶仪器有限公司 一种mems的深硅刻蚀方法
CN110171802B (zh) * 2019-07-11 2022-02-22 江苏鲁汶仪器有限公司 一种mems的深硅刻蚀方法

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Publication number Publication date
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