CN105702674B - 一种静电放电防护装置 - Google Patents
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Abstract
本发明公开了一种静电放电防护装置，包括具有第一导电类型的P外延层和具有第二导电类型的N衬底。所述的P外延层制作在N衬底的上方。这样两层的结构设计使得该静电放电防护装置拥有两条ESD泄放路径。在低电流条件下，ESD电流通过P外延层，在高电流条件下，ESD电流主要通过N衬底。这样做的好处是通过P外延层内结构的设计来获得可调的触发电压，在高电流条件下将ESD电流导向N衬底来获得高鲁棒性和高维持电压。本发明提供的一种静电放电防护装置，具有高鲁棒性，高维持电压，触发电压可调的特点。
Description
技术领域
本发明涉及一种静电放电防护装置，属于集成电路静电防护技术领域。
背景技术
随着半导体工艺技术的发展，出现了越来越多的功能多样化的集成电路。为了适应各种电子系统的应用需求，这些集成电路往往具有不同的工作电压。此外，为了减少印刷电路板上的元器件个数，提高电子系统整体的可靠性，越来越多的功能电路被集成在单片的集成电路中做成集成的片上系统。这种片上系统集成电路本身就拥有不同工作电压的管脚。为了提高集成电路的可靠性，无论是片上系统集成电路还是其他特定功能的集成电路，需要有对应于不同工作电压的静电放电防护装置，即静电放电防护装置需要不同的触发电压。如果静电放电防护装置的触发电压大于集成电路管脚的失效电压，那么它将不能提供有效的防护；如果静电放电防护装置的触发电压小于集成电路管脚的工作电压，那么它将影响集成电路的正常工作。因此集成电路设计人员需要选用具有合适触发电压的静电放电防护装置来设计可靠的集成电路。这也使得相应的静电放电防护装置设计人员需开发不同结构的装置来满足上述要求。但是在一个半导体工艺上集成具有多种触发电压的不同的静电放电防护装置需要花费大量的研发时间，而且这也使得对半导体器件不熟悉的集成电路设计人员需要花费较多的时间去考虑如何选用合适的静电放电防护装置。
对于制作在单片集成电路上的片上系统，在许多应用场合中要求其ESD防护能力达到系统级的ESD防护能力。这就要求设计的用于片上防护的ESD防护装置有较高的鲁棒性（即较高的ESD电流泄放能力），足够高的维持电压来防止系统工作时由ESD事件引起的栓锁问题。这种片上系统单片集成电路往往是制作在SOI（Silicon On Insulator，绝缘硅）材料上，但是SOI材料的散热性能比较差导致传统的ESD防护装置的鲁棒性较低，无法满足系统级ESD防护要求。
发明内容
目的：为了克服现有技术中存在的不足，本发明提供一种静电放电防护装置。
技术方案：为解决上述技术问题，本发明采用的技术方案为：
一种静电放电防护装置，包括具有第一导电类型的P外延层（201）和具有第二导电类型的N衬底（101）；所述的P外延层（201）制作在N衬底（101）的上方；
所述的N衬底上从左到右依次设置有三个埋氧层（102），规划出阳极区和阴极区；在阳极区内设置第一导电类型的P埋层（104），P埋层（104）与中间的埋氧层（102）相连，与左侧的埋氧层（102）留有间距；在阴极区设置第一导电类型的P阱（103），P阱（103）与中间的埋氧层（102）和右侧的埋氧层（102）均相连；
所述的P外延层（201）制作在N衬底（101）的上方，与N衬底（101）相连；在P外延层的左侧和右侧均制作有STI氧化层（ 202 ） 隔离；两个氧化层（202）之间是装置的有源区，有源区的横向位置包含了所述的阳极区和阴极区的位置；在P外延层（201）上所述的阳极区和阴极区各设有一个N+注入区（203）；阳极区的N+注入区（203）的右侧与中间的埋氧层（102）相连，且超过了中间的埋氧层（102）的边界；阴极区的N+注入区（203）的左侧与中间的埋氧层（102）相连，且超过了中间的埋氧层（102）的边界；两个N+注入区（203）不相连，中间设置有P外延层（201）；
在所述的P外延层（201）表面上还制作了氧化层（204），将P外延层（201）与上方的电气连接金属进行隔离；在氧化层的阳极区和阴极区还制作了接触孔，在接触孔内制作金属电极（205），分别与阳极区和阴极区的N+注入区（203）形成欧姆接触，并将阳极区和阴极区引出。
作为优选方案，还包括：P+注入区，所述阴极区的N+注入区（203）右侧还依次设置有氧化层（202）、P+注入区（206），所述氧化层（202）、P+注入区（206）均设置在P阱（103）上表面；所述P+注入区（206）上表面也设置有接触孔，所述接触孔内制作金属电极（205），分别与阳极区N+注入区（203），阴极区的N+注入区（203）和P+注入区（206）形成欧姆接触，并将阳极区和阴极区引出。
作为优选方案，还包括栅结构，所述栅结构包括与P外延层（201）的大小对准的栅氧化层（301），在所述的栅氧化层（301）的上方制作有多晶硅或者金属材料的栅电极（303），在栅氧化层和栅电极的两侧均制作有栅侧墙（302）；栅氧化层（301）、栅电极（303）和栅侧墙（302）构成一个完整的栅结构。
有益效果：本发明提供的一种静电放电防护装置，包括具有第一导电类型的P外延层和具有第二导电类型的N衬底。所述的P外延层制作在N衬底的上方。这样两层的结构设计使得该静电放电防护装置拥有两条ESD泄放路径。在低电流条件下，ESD电流通过P外延层，在高电流条件下，ESD电流主要通过N衬底。这样做的好处是通过P外延层内结构的设计来获得可调的触发电压，在高电流条件下将ESD电流导向N衬底来获得高鲁棒性和高维持电压。外延层长度的大小是可以调整的。通过调整这个间距的大小来获得不同的触发电压。
附图说明
图1为实施例1中所描述的一种静电放电防护装置的剖面图。
图2（a）为实施例1中所描述的一种静电放电防护装置的等效电路图。
图2（b）为实施例1中所描述的一种静电放电防护装置的剖面图与等效电路图之间的对应关系。
图3（a）、（b）、（c）、（d）、（e）、（f）、（g）为实施例1中所描述的一种静电放电防护装置的中间制作步骤。
图4为具有不同长度的留出的外延层的一种静电放电防护装置的电流电压特性图。
图5为实施例2中所描述的另一种静电放电防护装置的剖面图。
图6（a）为实施例2中所描述的另一种静电放电防护装置的等效电路图。
图6（b）为实施例2中所描述的另一种静电放电防护装置的剖面图与等效电路图之间的对应关系。
图7为实施例3中所描述的另一种静电放电防护装置的剖面图。
图8（a）为实施例3中所描述的另一种静电放电防护装置的等效电路图。
图8（b）为实施例3中所描述的另一种静电放电防护装置的剖面图与等效电路图之间的对应关系。
具体实施方式
下面结合附图对本发明作更进一步的说明。
实施例1
如图1所示为一种静电放电防护装置的剖面图。这种静电放电防护装置，包括具有第一导电类型的P外延层201和具有第二导电类型的N衬底101。所述的P外延层201制作在N衬底101的上方。
所述的N衬底上从左到右依次设置有三个埋氧层102，规划出该装置的阳极区和阴极区。在阳极区内还设有一具有第一导电类型的P埋层104，该P埋层104与中间的埋氧层102相连，与左侧的埋氧层102留有一定的间距。在阴极区设有一具有第一导电类型的P阱103，该P阱103与中间的埋氧层102和右侧的埋氧层102均相连。
所述的P外延层201制作在N衬底101的上方，与N衬底101相连。在P外延层的左侧和右侧均制作有STI氧化层202 隔离。两个氧化层202之间是装置的有源区，该有源区的横向位置包含了所述的阳极区和阴极区的位置。在P外延层201上所述的阳极区和阴极区各设有一个N+注入区203。阳极区的N+注入区203的右侧与中间的埋氧层102相连且超过了它的边界。阴极区的N+注入区203的左侧也与中间的埋氧层102相连且超过了它的边界。但是这两个N+注入区203不相连，中间有一定的间距，留下原有的P外延层201。这个间距的大小是可以调整的。
在所述的P外延层201表面上还制作了氧化层204，将P外延层201与其上方的电气连接金属进行隔离。在氧化层的阳极区和阴极区还制作了接触孔，在接触孔内制作金属电极205，分别与阳极区和阴极区的N+注入区203形成欧姆接触，并将阳极区和阴极区引出。
该实施例所描述的一种静电放电防护装置的等效电路图如图2（a）所示。为了更好地将等效电路图与该实施例的静电放电防护装置的剖面图相对应，将等效电路图内嵌于剖面图内，如图2（b）所示。具体的对应关系描述如下：
阳极区的N+注入203和P外延层201形成二极管D1，阴极区的N+注入203和P外延层201形成二极管D2。
P阱103，N衬底101和P埋层104构成PNP型三极管Q1；阴极区的N+注入203，P阱103和N衬底101构成NPN三极管Q2。由于PNP三极管Q1和NPN三极管Q2的正反馈作用形成高电流泄放能力的可控硅结构，来获得高鲁棒性的特性。阳极区的N+注入区203和P埋层104形成二极管D3，该二极管的作用是将可控硅的大电流引向阳极区，形成持续的电流泄放路径。
电阻R1为N衬底101的等效电阻。
为了更清楚地阐述该实施例所描述的一种静电放电防护装置，将其制作流程描述如下：
在一块N衬底101上制作埋氧层102规划出器件的阳极区和阴极区，如图3（a）所示。
在阴极区通过离子注入和热扩散等方式制作P阱103，如图3（b）所示。
在阳极区通过离子注入的方式制作高浓度的P埋层104，如图3（c）所示。
在已制作有埋氧层102、P阱103和P埋层104的N衬底101上通过外延的方式制作P外延层201，如图3（d）所示。
在P外延层201上制作STI浅槽隔离202，将该静电放电防护装置与外延层201上的其他器件隔离。即制作的STI浅槽隔离202规划出该静电放电防护装置的有源区域，如图3（e）所示。
在P外延层201上的有源区域通过离子注入在阳极区和阴极区各制作有一个N+注入203，如图3（f）所示。两个N+注入203之间留有间距，露出所需要的P外延层201，来获得合适的触发电压，如图3（f）所示。
在P外延层201上通过化学气相淀积等方式制作用于隔离的氧化层204，并规划出阳极区和阴极区的通孔，用于制作金属电极，如图3（g）所示。
最后，制作金属电极205，获得如图1所示的该实施例中的一种静电放电防护装置。
如上所述，两个N+注入区203不相连，留下原有的P外延层201。它的大小是可调的，由图4所示的L标出。对于该实施例中设计的不同长度L的器件，例如L1>L2>L3，那么相对应的触发电压即为：V1>V2>V3。电流电压特性曲线如图4所示。
实施例2
另一种静电放电防护装置是在实施例1的基础上拉长P阱103的长度，再增加一个P+注入区206，通过金属连接将P阱103引出接到阴极端。具体的实施方式如下：
如图5所示，另一种静电放电防护装置，包括具有第一导电类型的P外延层201和具有第二导电类型的N衬底101。所述的P外延层201制作在N衬底101的上方。
所述的N衬底上从左到右依次设置有三个埋氧层102，规划出该装置的阳极区和阴极区。在阳极区内还设有一具有第一导电类型的P埋层104，该P埋层104与中间的埋氧层102相连，与左侧的埋氧层102留有一定的间距。在阴极区设有一具有第一导电类型的P阱103，该P阱103与中间的埋氧层102和右侧的埋氧层102均相连。
所述的P外延层201制作在N衬底101的上方，与N衬底101相连。在P外延层上从左至右，依次制作有三个STI氧化层202 隔离。三个氧化层202隔离规划出装置的有源区，该有源区的横向位置包含了所述的阳极区和阴极区的位置。在P外延层201上所述的阳极区和阴极区各设有一个N+注入区203。阳极区的N+注入区203的右侧与中间的埋氧层102相连且超过了它的边界。阴极区的N+注入区203的左侧也与中间的埋氧层102相连且超过了它的边界。但是这两个N+注入区203不相连，中间有一定的间距，留下原有的P外延层201。这个间距的大小是可以调整的。在本实施例中的阴极区还设有一P+注入区206，该P+注入区206制作在P阱103上方，用于引出P阱103内的电流。
在所述的P外延层201表面上还制作了氧化层204，将P外延层201与其上方的电气连接金属进行隔离。在氧化层的阳极区和阴极区还制作了接触孔，在接触孔内制作金属电极205，分别与阳极区N+注入区203，阴极区的N+注入区203和P+注入区206形成欧姆接触，并将阳极区和阴极区引出。
该实施例所描述的一种静电放电防护装置的等效电路图如图6（a）所示。为了更好地将等效电路图与该实施例的静电放电防护装置的剖面图相对应，将等效电路图内嵌于剖面图内，如图6（b）所示。具体的对应关系描述如下：
阳极区的N+注入203和P外延层201形成二极管D1，阴极区的N+注入203和P外延层201形成二极管D2。
P阱103，N衬底101和P埋层104构成PNP型三极管Q1；阴极区的N+注入203，P阱103和N衬底101构成NPN三极管Q2。由于PNP三极管Q1和NPN三极管Q2的正反馈作用形成高电流泄放能力的可控硅结构，来获得高鲁棒性的特性。阳极区的N+注入203和P埋层104形成二极管D3，该二极管的作用是将可控硅的大电流引向阳极区，形成持续的电流泄放路径。阴极区的P+注入区206将P阱103引出到阴极端，使得P阱103和N衬底101形成二极管D4，使得从阴极到阳极存在一个有效的二极管通路。
增加的P+注入区206也使得拉长的P阱103到阴极有一个等效的电阻R2。电阻R1为N衬底101的等效电阻。
实施例3
另一种静电放电防护装置的具体实施例是在实施例1的基础上在留出的P外延层201的上方制作一个栅结构。具体的实施方式如下：
如图7所示，另一种静电放电防护装置，包括具有第一导电类型的P外延层201和具有第二导电类型的N衬底101。所述的P外延层201制作在N衬底101的上方。
所述的N衬底上从左到右依次设置有三个埋氧层102，规划出该装置的阳极区和阴极区。在阳极区内还设有一具有第一导电类型的P埋层104，该P埋层104与中间的埋氧层102相连，与左侧的埋氧层102留有一定的间距。在阴极区设有一具有第一导电类型的P阱103，该P阱103与中间的埋氧层102和右侧的埋氧层102均相连。
所述的P外延层201制作在N衬底101的上方，与N衬底101相连。在P外延层的左侧和右侧均制作有STI氧化层202 隔离。两个氧化层202之间是装置的有源区，该有源区的横向位置包含了所述的阳极区和阴极区的位置。在P外延层201上所述的阳极区和阴极区各设有一个N+注入区203。阳极区的N+注入区203的右侧与中间的埋氧层（102）相连且超过了它的边界。阴极区的N+注入区203的左侧也与中间的埋氧层102相连且超过了它的边界。但是这两个N+注入区203不相连，中间有一定的间距，留下原有的P外延层201。这个间距的大小是可以调整的。
在所述的留下原有的P外延层201的上方制作有一个栅结构。所述的栅结构包括一个与留下原有的P外延层201的大小对准的栅氧化层301，在所述的栅氧化层301的上方制作有多晶硅或者金属材料的栅电极303，在栅氧化层和栅电极的两侧均制作有栅侧墙302。栅氧化层301、栅电极303和栅侧墙302构成一个完整的栅结构。
在所述的P外延层201表面上还制作了氧化层204，将P外延层201与其上方的电气连接金属进行隔离。在氧化层的阳极区和阴极区还制作了接触孔，在接触孔内制作金属电极205，分别与阳极区和阴极区的N+注入区203形成欧姆接触，并将阳极区和阴极区引出。
该实施例所描述的一种静电放电防护装置的等效电路图如图8（a）所示。为了更好地将等效电路图与该实施例的静电放电防护装置的剖面图相对应，将等效电路图内嵌于剖面图内，如图8（b）所示。具体的对应关系描述如下：
阳极区的N+注入203和P外延层201形成二极管D1，阴极区的N+注入203和P外延层201形成二极管D2。
所述的栅结构与阳极区的N+注入203以及阴极区的N+注入203构成场效应三极管M1。用于进一步调节该实施例的另一种静电放电防护装置的触发电压。
P阱103，N衬底101和P埋层104构成PNP型三极管Q1；阴极区的N+注入203，P阱103和N衬底101构成NPN三极管Q2。由于PNP三极管Q1和NPN三极管Q2的正反馈作用形成高电流泄放能力的可控硅结构，来获得高鲁棒性的特性。阳极区的N+注入区203和P埋层104形成二极管D3，该二极管的作用是将可控硅的大电流引向阳极区，形成持续的电流泄放路径。
电阻R1为N衬底101的等效电阻。
以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (3)
1.一种静电放电防护装置，其特征在于：包括具有第一导电类型的P外延层（201）和具有第二导电类型的N衬底（101）；所述的P外延层（201）制作在N衬底（101）的上方；
所述的N衬底上从左到右依次设置有三个埋氧层（102），规划出阳极区和阴极区；在阳极区内设置第一导电类型的P埋层（104），P埋层（104）与中间的埋氧层（102）相连，与左侧的埋氧层（102）留有间距；在阴极区设置第一导电类型的P阱（103），P阱（103）与中间的埋氧层（102）和右侧的埋氧层（102）均相连；
所述的P外延层（201）制作在N衬底（101）的上方，与N衬底（101）相连；在P外延层的左侧和右侧均制作有STI氧化层（ 202 ） 隔离；两个氧化层（202）之间是装置的有源区，有源区的横向位置包含了所述的阳极区和阴极区的位置；在P外延层（201）上所述的阳极区和阴极区各设有一个N+注入区（203）；阳极区的N+注入区（203）的右侧与中间的埋氧层（102）相连，且超过了中间的埋氧层（102）的边界；阴极区的N+注入区（203）的左侧与中间的埋氧层（102）相连，且超过了中间的埋氧层（102）的边界；两个N+注入区（203）不相连，中间设置有P外延层（201）；
在所述的P外延层（201）表面上还制作了氧化层（204），将P外延层（201）与上方的电气连接金属进行隔离；在氧化层的阳极区和阴极区还制作了接触孔，在接触孔内制作金属电极（205），分别与阳极区和阴极区的N+注入区（203）形成欧姆接触，并将阳极区和阴极区引出。
2.根据权利要求1所述的一种静电放电防护装置，其特征在于：还包括：P+注入区，所述阴极区的N+注入区（203）右侧还依次设置有氧化层（202）、P+注入区（206），所述氧化层（202）、P+注入区（206）均设置在P阱（103）上表面；所述P+注入区（206）上表面也设置有接触孔，所述接触孔内制作金属电极（205），分别与阳极区N+注入区（203），阴极区的N+注入区（203）和P+注入区（206）形成欧姆接触，并将阳极区和阴极区引出。
3.根据权利要求1所述的一种静电放电防护装置，其特征在于：还包括栅结构，所述栅结构包括与P外延层（201）的大小对准的栅氧化层（301），在所述的栅氧化层（301）的上方制作有多晶硅或者金属材料的栅电极（303），在栅氧化层和栅电极的两侧均制作有栅侧墙（302）；栅氧化层（301）、栅电极（303）和栅侧墙（302）构成一个完整的栅结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610156057.XA CN105702674B (zh) | 2016-03-18 | 2016-03-18 | 一种静电放电防护装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610156057.XA CN105702674B (zh) | 2016-03-18 | 2016-03-18 | 一种静电放电防护装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105702674A CN105702674A (zh) | 2016-06-22 |
| CN105702674B true CN105702674B (zh) | 2019-01-04 |
Family
ID=56231934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610156057.XA Active CN105702674B (zh) | 2016-03-18 | 2016-03-18 | 一种静电放电防护装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105702674B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108987389B (zh) * | 2018-07-24 | 2020-10-16 | 佛山市劲电科技有限公司 | 一种电流保护芯片及其制作方法 |
| FR3095891B1 (fr) | 2019-05-09 | 2023-01-13 | St Microelectronics Sa | Circuit électronique |
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- 2016-03-18 CN CN201610156057.XA patent/CN105702674B/zh active Active
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| Publication number | Publication date |
|---|---|
| CN105702674A (zh) | 2016-06-22 |
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