CN105590925B - 半导体封装结构及其制造方法 - Google Patents

Abstract

本发明是关于一种半导体封装结构及其制造方法。半导体封装结构包括第一衬底及第二衬底。第一衬底包括有源层及半导体层。有源层具有第一表面及相对于第一表面的第二表面，有源层包括终止层及第一侧壁，第一侧壁位于终止层上。半导体层具有第一表面及相对于第一表面的第二表面。半导体层的第一表面邻近于有源层的第二表面。半导体层包括第二侧壁，第二侧壁从第一侧壁延伸到半导体层的第二表面。第二衬底包括第一表面及第二表面，第二表面相对于第一表面且连接有源层的第一表面。

Description

半导体封装结构及其制造方法

技术领域

本发明是关于一种半导体封装结构及其制造方法。详言之，本发明是关于一种具有开放式空腔及密闭式空腔的半导体封装结构及其制造方法。

背景技术

流量传感器是用以感测流体的流速。一般来说，流量传感器需要开放式空腔及密闭式空腔。开放式空腔中可排列热电传感器，热电传感器可将因流量改变所造成的热量差转换成电子信号。密闭式空腔可提供热绝缘，以作为温度参考基准。

随着电子产品微型化的趋势，需要将流量传感器整合到不同的装置，例如微机电系统(MEMS)装置。而流量传感器所必备的空腔结构可能在整合的过程中面临许多问题。

发明内容

本发明的一实施例是关于一种半导体封装结构。半导体封装结构包括第一衬底及第二衬底。第一衬底包括有源层及半导体层。有源层具有第一表面及相对于第一表面的第二表面，有源层包括终止层及第一侧壁，第一侧壁位于终止层上。半导体层具有第一表面及相对于第一表面的第二表面。半导体层的第一表面邻近于有源层的第二表面且半导体层具有第二侧壁，第二侧壁从第一侧壁延伸到半导体层的第二表面。第二衬底包括第一表面及第二表面，第二表面相对于第一表面且连接有源层的第一表面。

本发明的一实施例是关于一种半导体封装结构的制造方法，包括以下步骤：(a)提供第一衬底，第一衬底具有第一表面及相对于第一表面的第二表面，第一衬底包括至少一第一开孔，至少一第一开孔从所述第二表面朝向所述第一表面延伸到第一衬底内部；(b)提供第二衬底，第二衬底具有第一表面及相对于第一表面的第二表面，第二衬底包括终止层；(c)将第一衬底的第二表面连接到第二衬底的第一表面；(e)密封至少一第二开孔以形成空间；及(f)从第一衬底的第一表面薄化第一衬底以形成至少一贯穿孔，以使至少一贯穿孔显露所述第二衬底的第一表面的第一部分。

本发明的另一实施例是关于一种半导体封装结构。半导体封装结构包括第一衬底及第二衬底。第一衬底包括有源层及半导体层。有源层具有第一表面及相对于第一表面的第二表面。有源层包括终止层及多层金属层。终止层的水平高度相同于多层金属层中任意两层金属层间的水平高度。半导体层具有第一表面及相对于第一表面的第二表面。半导体层的第一表面邻近于有源层的第二表面。第二衬底包括第一表面及第二表面。第二表面相对于第一表面且连接所述有源层的第一表面。

附图说明

图1A所示为根据本发明的一实施例的半导体封装结构。

图1B、图1C、图1D、图1E、图1F、图1G、图1H、图1I、图1J、图1K及图1L所示为根据本发明的实施例的半导体封装结构的制造方法。

具体实施方式

图1A所示为根据本发明的一实施例的半导体封装结构。参考图1A，半导体封装结构100至少包括第一衬底1、热电传感器2、第二衬底3、连接材料4、连接材料4'、导通孔111及盖体5。

第一衬底1可为晶片的形式(例如可包含多个裸片)。第一衬底1可为任何包含集成电路(IC)的衬底。可使用但不限于例如互补式金属氧化物半导体工艺及/或其他合适的工艺制造集成电路。第一衬底1可为硅晶片。在本发明的另一实施例中，第一衬底1可进一步包含其他基本的半导体，例如但不限于锗。在本发明的另一实施例中，第一衬底1可进一步包含复合半导体，例如但不限于碳化硅、砷化镓、砷化铟及磷化铟。

第一衬底1可具有但不限于从200微米(μm)到450μm的厚度。第一衬底1可包含多个层及多个特征，所述多个层及多个特征可相互组合以形成各种微电子元件，例如但不限于晶体管、电阻、二极管、电容、电感及/或其他适当的元件。微电子元件可相互连接以形成集成电路的一部分，例如但不限于逻辑装置、存储器装置、射频(RF)装置、输入/输出(I/O)装置、系统单芯片(SoC)装置及/或其他适当的装置，或其组合。

第一衬底1可包含但不限于有源层10、半导体层11、第一介电层12、线路重布层13、第二介电层14、球下金属层15及电性连接元件16。

有源层10具有第一表面101及相对于第一表面101的第二表面102。有源层10可包括终止层112、多个金属层M1、M2、M3、M4、M5、M6、M7及M8、层间介电层104、半导体装置114、第一侧壁103及有源电路(未图示)。

可由导通孔或金属柱(未标号)在垂直方向上电性连接多个金属层M1、M2、M3、M4、M5、M6、M7及M8。形成多个金属层M1、M2、M3、M4、M5、M6、M7及M8的材料可包含但不限于铝、铜、金及/或其他合适的导电材料。

层间介电层104包覆多个金属层M1、M2、M3、M4、M5、M6、M7及M8。层间介电层104可包含但不限于氧化硅、氮氧化硅、低介电常数材料及/或其他合适的介电材料。层间介电层104可具有但不限于从0.5μm到15μm的厚度。

半导体装置114可为但不限于晶体管或晶体管的部分。半导体装置114内埋于有源层10且靠近第一表面101。

终止层112位于半导体装置114上方。终止112层可包含但不限于非晶硅(a-Si)、金属及/或其他与层间介电层104相较之下具有相对较高蚀刻选择比的合适材料。终止层112的水平高度可位于但不限于介于M5与M6之间的水平高度。

第一侧壁103位于终止层112上，并且可从终止层112向上延伸到第二表面102。第一侧壁103与终止层112围绕第一空间11s。

半导体层11具有第一表面117及相对于第一表面117的第二表面118。半导体层11包括半导体材料115及第二侧壁116。半导体层11的第一表面117邻近于有源层10的第二表面102。有源层10的第二表面102与半导体层11的第一表面117间可具有绝缘层(未图示)。半导体层11可具有但不限于从60μm到300μm的厚度。

半导体材料115可包含但不限于硅。

第二侧壁116可从第一侧壁103向上延伸到第二表面118。第一侧壁103、第二侧壁116与终止层112围绕第一空间11s。

导通孔111从半导体层11的第二表面118向下延伸到金属层M1。导通孔111可为但不限于硅穿孔(TSV)。导通孔111可包括但不限于导体层111a及介电层111b。导体层111a可包含相同或相似于形成金属层M1、M2、M3、M4、M5、M6、M7及M8的材料。介电层111b可包含相同或相似于形成层间介电层104的材料。导体层111a直接接触或电性连接金属层M1。介电层111b包覆导体层111a。

线路重布层13位于半导体层11的第二表面118上且电性连接导通孔111。线路重布层13可具有但不限于从2μm到10μm的厚度。线路重布层13可包含相同或相似于形成金属层M1、M2、M3、M4、M5、M6、M7及M8的材料。

第一介电层12位于半导体层11的第二表面118上且包覆线路重布层13。第一介电层12可具有但不限于从4μm到12μm的厚度。第一介电层12可包含相同或相似于形成层间介电层104的材料。

多个球下金属层15位于线路重布层13上。球下金属层15可具有但不限于从4μm到12μm的厚度。球下金属层15可包含钛、铜及/或其他合适的材料。

第二介电层14位于第一介电层12上且包覆线路重布层13及球下金属层15。第二介电层14可具有但不限于从4μm到12μm的厚度。第二介电层14可包含相同或相似于形成层间介电层104的材料。

电性连接元件16位于线路重布层13及球下金属层15上。电性连接元件16可包含但不限于焊球或焊料凸点。

第二衬底3包括第一表面31、第二表面32及贯穿孔3h。第二表面32相对于第一表面31且连接有源层10的第一表面101。贯穿孔3h显露有源层10的第一表面101的第一部分101a及热电传感器2。第二衬底3可包含但不限于硅晶片及/或其他合适材料所组成的板材。第二衬底3可具有但不限于从150μm到350μm的厚度。终止层112的几何中心与有源层10的第一表面101的第一部分101a的几何中心大体上对齐。终止层112的几何中心与有源层10的第一表面101的第一部分101a的几何中心大体上可具有5～15um的误差。贯穿孔3h可具有但不限于从250μm到1000μm的宽度。贯穿孔3h可具有但不限于从250μm到1000μm的高度。金属层M1、M2、M3、M4、M5、M6、M7及M8电性连接到有源层10的第一表面101的第一部分101a。

连接材料4位于第二衬底3的第二表面32与有源层10的第一表面101间以连接第一衬底1与第二衬底3。连接材料4具有连接贯穿孔3h及第二衬底3外部的通道41。通道41可供贯穿孔3h内的流体流向第二衬底3外部，反之亦然。通道41的形状可为但不限于阶梯状结构或直通式结构。连接材料4可包含但不限于黏胶。有源层10的外缘与第二衬底3的外缘对齐。连接材料4的外缘与有源层10及/或第二衬底3的外缘相隔有0.5到1.5毫米(mm)的距离。

热电传感器2可为薄膜的形式。热电传感器2位于有源层10的第一表面101的第一部分101a上。

盖体5位于第一侧壁116上方。盖体5位于第二介电层14上。第一侧壁116、终止层112及盖体2围绕第一空间11s。

连接材料4'连接盖体5与第二介电层14。连接材料4'可相同或相似于连接材料4。

第一介电层12、第二介电层14、第一侧壁103、第二侧壁116、终止层112及盖体5形成密闭的第一空间11s。

半导体封装结构100具有可供流体流通的贯穿孔3h及密闭的空间11s，因此位于被贯穿孔3h显露的有源层10的第一表面101的第一部分101a上的热电传感器2可感测到流体流量的变化。

图1B、图1C、图1D、图1E、图1F、图1G、图1H、图1I、图1J、图1K及图1L所示为根据本发明的实施例的半导体封装结构的制造方法。

参考图1B，可提供衬底3。衬底3包括第一表面31、第二表面32及开孔3o。第二表面32相对于第一表面31。可使用但不限于激光钻孔技术、机械钻孔技术、蚀刻技术及/或其他适当方式从第二表面32朝向第一表面31形成开孔3o。开孔3o从第二表面32延伸到衬底3中。开孔3o底部与衬底3的第一表面31间可具有但不限于从180μm到380μm的距离。开孔3o可具有但不限于从250μm到1000μm的宽度。衬底3可包含但不限于硅晶片及/或其他合适材料所组成的板材。

参考图1C，可提供衬底1，衬底1至少包含半导体层11及位于所述半导体层11上的有源层10。有源层10具有第一表面101。半导体层11具有第二表面118。半导体层11可具有但不限于从50μm到200μm厚度。可使用涂布方式在第一表面101上形成连接材料4。连接材料4可为但不限于黏胶。可预先在连接材料4中形成通道41，以使连接材料4两端边缘的流体可经由通道41相通。衬底1还包括位于有源层10内的终止层112以及金属层M1、M2、M3、M4、M5、M6、M7及M8。在将连接材料4涂布到有源层10的第一表面101时，可使连接材料4的外缘与第一表面101的外缘间隔0.5mm到1.5mm的距离，以利于后续操作，例如可能在工艺中操作的衬底薄化步骤。

参考图1D，可将如图1B所提供的衬底3的第二表面32连接到连接材料4，使得图1B所示的开孔3o进一步被连接材料4及衬底1围绕而形成空间3s。

参考图1E，可使用但不限于例如研磨方式，从半导体层11的第二表面118薄化衬底1，薄化后的半导体层11可具有但不限于从50μm到200μm厚度。衬底3可在薄化的过程中提供支撑力，因此可以代替载具。

参考图1F，为便于说明，图1F所示结构为图1E所示结构旋转180度后所得。可在半导体层11形成多个导通孔111。可从半导体层11的第二表面118形成导通孔111。例如但不限于可从半导体层11的第二表面118朝向有源层10延伸到金属层M1而形成导通孔111。导通孔111可电性连接到有源层10的第一表面101，例如但不限于未被连接材料4覆盖的表面101a。可在半导体层11的第二表面118上形成第一介电层12，并使得第一介电层12显露导通孔111。

可使用但不限于钻孔、电镀、层压、光学光刻、涂布、蚀刻及或其他适合的技术形成导通孔111及第一介电层12。

参考图1G，可在被第一介电层12显露的导通孔111上形成线路重布层13。可在第一介电层12上形成第二介电层14以包覆并显露线路重布层13。可使用但不限于电镀、层压、光学光刻、涂布、蚀刻及或其他适合的技术形成线路重布层13及第二介电层14。

参考图1H，可在线路重布层13及第二介电层14上形成球下金属层15。可使用但不限于电镀、光学光刻及或其他适合的技术形成球下金属层15。

参考图1I，可在半导体层11及有源层10中形成开孔11o。可从半导体层11的第二表面118形成开孔11o，例如但不限于以蚀刻方式从半导体层11的第二表面118形成开孔11o，使得开孔11o延伸到终止层112。可从半导体层11的第二表面118移除半导体材料115及层间介电层114以形成开孔11o，使得第一侧壁103、第二侧壁116及终止层112围绕开孔11o。

参考图1J，可密封开孔11o以形成封闭空间11s，例如但不限于使用连接材料4'将盖体5固定连接于第二介电层14上，使得第一介电层12、第二介电层14、第一侧壁103、第二侧壁116、终止层112、连接材料4'及盖体5形成密闭的空间11s。

参考图1K，可在线路重布层13及球下金属层15上形成电性连接元件16。电性连接元件16可包含但不限于焊球或焊料凸点。可使用但不限于植球及/或其他适合方式形成电性连接元件16。本领域技术人员在思忖后可知，可在图1I中先形成电性连接元件16，再将盖体5连接到衬底1。先将盖体5连接到衬底1后再形成电性连接元件16的优点之一在于盖体5可避免冲洗操作所需的高压水柱(例如形成电性连接元件16后可能需使用高压水柱冲洗掉助焊剂)破坏开孔11o的底部及其下方的结构。

参考图1L，可使用但不限于例如研磨或其他适合的技术从图1K所示的衬底3的表面31薄化衬底3，直到将围绕空间3s的底部移除而形成贯穿孔3h。贯穿孔3h显露未被连接材料4所覆盖的表面101a。

可在贯穿孔3h所显露的表面101a上形成，例如但不限于以溅镀及/或其他适合方式形成，热电薄膜2，以形成如图1A所示的半导体封装结构100。

惟上述实施例仅为说明本发明的原理及其功效，而非用以限制本发明。因此，本领域技术人员对上述实施例进行修改及变化仍不脱离本发明的精神。本发明的权利范围应如所附的权利要求书所列。

Claims (11)

1.一种半导体封装结构，其包括：

第一衬底，所述第一衬底包括：

有源层，所述有源层具有第一表面及相对于所述第一表面的第二表面，所述有源层包括终止层及第一侧壁，所述第一侧壁位于所述终止层上；及

半导体层，所述半导体层具有第一表面及相对于所述第一表面的第二表面，所述半导体层的第一表面邻近于所述有源层的第二表面且所述半导体层具有第二侧壁，所述第二侧壁从所述第一侧壁延伸到所述半导体层的第二表面，其中所述第一侧壁、所述第二侧壁与所述终止层围绕第一空间；

第二衬底，所述第二衬底包括：

第一表面；

第二表面，所述第二表面相对于所述第一表面且连接所述有源层的第一表面；

及

贯穿孔，所述贯穿孔显露所述有源层的第一表面的第一部分；及

多个导通孔，所述多个导通孔从所述半导体层的第二表面朝向有源层延伸且电性连接多层金属层，所述多层金属层被包括在所述有源层。

2.根据权利要求1所述的半导体封装结构，其进一步包括盖体，所述盖体位于所述第二侧壁上方，所述第一侧壁、所述第二侧壁、所述终止层及所述盖体围绕第一空间。

3.根据权利要求1所述的半导体封装结构，其中所述终止层的几何中心与所述有源层的第一表面的第一部分的几何中心大体上对齐。

4.根据权利要求1所述的半导体封装结构，其进一步包括连接材料，所述连接材料位于所述第二衬底的第二表面与所述有源层的第一表面之间，且所述连接材料包含连接所述贯穿孔及所述第二衬底外部的通道。

5.根据权利要求1所述的半导体封装结构，其中所述有源层进一步包括多层金属层，所述多层金属层电性连接到所述有源层的第一表面。

6.根据权利要求5所述的半导体封装结构，其中所述多层金属层电性连接到所述有源层的第一表面的第一部分。

7.根据权利要求1所述的半导体封装结构，其进一步包含：

线路重布层，所述线路重布层位于所述半导体层的第二表面上且电性连接所述多个导通孔；

第一介电层，所述第一介电层位于所述半导体层的第二表面上且包覆所述线路重布层；

多个球下金属层，所述多个球下金属层位于所述线路重布层上；

第二介电层，所述第二介电层位于所述第一介电层上且包覆所述线路重布层及所述多个球下金属层；及

多个电性连接元件，所述多个电性连接元件位于所述线路重布层及所述多个球下金属层上；及

盖体，所述盖体位于所述第二侧壁上方，

其中所述第一介电层、所述第二介电层、所述第一侧壁、所述第二侧壁、所述终止层及所述盖体形成第一空间。

8.一种制造半导体封装结构的方法，其包括以下步骤：

(a)提供第一衬底，所述第一衬底具有第一表面及相对于所述第一表面的第二表面，所述第一衬底包括至少一第一开孔，所述至少一第一开孔从所述第二表面朝向所述第一表面延伸到所述第一衬底内部；

(b)提供第二衬底，所述第二衬底具有第一表面及相对于所述第一表面的第二表面，所述第二衬底包括终止层；

(c)将所述第一衬底的第二表面连接到所述第二衬底的第一表面；

(d)从所述第二衬底的第二表面形成延伸到所述终止层上的至少一第二开孔；

(e)密封所述至少一第二开孔以形成空间；及

(f)从所述第一衬底的第一表面薄化所述第一衬底以形成至少一贯穿孔，以使所述至少一贯穿孔显露所述第二衬底的第一表面的第一部分。

9.根据权利要求8所述的制造半导体封装结构的方法，其中步骤(d)进一步包括在形成所述至少一第二开孔前，电性连接所述第二衬底的第二表面与所述第二衬底的第一表面的第一部分。

10.根据权利要求8所述的制造半导体封装结构的方法，其中步骤(c)进一步包括使用连接材料将所述第一衬底的第二表面连接到所述第二衬底的第一表面，并且在所述连接材料形成至少一通道。

11.一种半导体封装结构，其包括：

第一衬底，所述第一衬底包括：

有源层，所述有源层具有第一表面及相对于所述第一表面的第二表面，所述有源层包括终止层及多层金属层，所述终止层的水平高度相同于所述多层金属层中任意两层金属层之间的水平高度，其中所述有源层包括第一侧壁，所述第一侧壁位于所述终止层上；及

半导体层，所述半导体层具有第一表面及相对于所述第一表面的第二表面，所述半导体层的第一表面邻近于所述有源层的第二表面，其中所述半导体层包括第二侧壁，所述第二侧壁从所述第一侧壁延伸到所述半导体层的第二表面，且其中所述第一侧壁、所述第二侧壁与所述终止层围绕第一空间；

第二衬底，所述第二衬底包括：

第一表面；

第二表面，所述第二表面相对于所述第一表面且连接所述有源层的第一表面；

及

贯穿孔，所述贯穿孔显露所述有源层的第一表面的第一部分；及

多个导通孔，所述多个导通孔从所述半导体层的第二表面朝向有源层延伸且电性连接所述多层金属层。