CN105513638B - 数据储存装置及其数据存取方法 - Google Patents

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CN105513638B CN201410614783.2A CN201410614783A CN105513638B CN 105513638 B CN105513638 B CN 105513638B CN 201410614783 A CN201410614783 A CN 201410614783A CN 105513638 B CN105513638 B CN 105513638B
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Abstract

本发明提供一种数据储存装置包括一快闪存储器以及一控制器。快闪存储器包括多个芯片，每一芯片包括多个页面，每一芯片中的每一页面以一既定排列顺序构成一超级区块，超级区块由顶端至底部依序具有位置为0～X的页面，并且在超级区块中位置0～Y‑1的页面为一数据区，在超级区块中位置Y～X的页面为一同位检查码区，其中X为大于1的整数，并且Y为大于1并且小于X的整数。控制器用以在读取数据区中所储存的数据发生错误时，使用同位检查码区中的数据校正数据区中的数据。

Description

数据储存装置及其数据存取方法
技术领域
本发明有关于一种存储器装置的数据存取方法；特别有关于一种具有一超级区块的存储器装置的数据存取方法。
背景技术
快闪存储器为一种普遍的非挥发性数据储存装置，以电性方式抹除与程序化。以与非门型的快闪存储器(即NAND FLASH)为例，常用作存储卡(memory card)、通用串行总线闪存装置(USB flash device)、固态硬碟(SSD)、嵌入式快闪存储器模组(eMMC)…等使用。
快闪存储器(如，NAND FLASH)的储存阵列包括多个区块(blocks)。各区块包括多个页面(pages)，其中在快闪存储器中数据写入的单位是页面，数据抹除的最小单位为区块。由于快闪存储器的存取过程中可能会发生数据内容的错误，所以目前在存入数据时会将原始的数据进行编码，再储存编码后的数据至快闪存储器中，而数据读取时则将编码的数据读出，再解码所读出的编码数据来得到原先的数据。编/解码操作虽然能够进行除错，然而其所产生的编码数据的存取方式会引响到快闪存储器的效率。
发明内容
本发明所提供的数据储存装置可将所产生的多个同位检查码集中储存在超级区块SB中的尾端的位置，以增进数据在读取时的流畅度。另外本发明所提供的数据储存装置亦可加以对所产生的同位检查码进行第二次的编码保护，以避免第一次所产生的同位检查码发生错误。
本发明提供一种数据储存装置。数据储存装置包括一快闪存储器以及一控制器。快闪存储器包括多个芯片，每一芯片包括多个页面，每一芯片中的每一页面以一既定排列顺序构成一超级区块，超级区块由顶端至底部依序具有位置为0～X的页面，并且在超级区块中位置0～Y-1的页面为一数据区，在超级区块中位置Y～X的页面为一同位检查码区，其中X为大于1的整数，并且Y为大于1并且小于X的整数。控制器用以在读取数据区中所储存的数据发生错误时，使用同位检查码区中的数据校正数据区中的数据。同位检查码区中位置为Y～X的页面中所储存的数据由对数据区中的数据分别编码所产生的一第一同位检查码，第一同位检查码用以在所相应的数据区中所储存的数据发生错误时，校正相应的数据区中的数据。
在另一实施例中，数据区还具有多个数据群组。同位检查码区中位置为Y～Z-1的页面中所储存的数据由对多个数据群组中的数据分别编码所产生的多个第一同位检查码，第一同位检查码用以在所相应的数据群组中所储存的数据发生错误时，校正相应的数据区中的数据，其中Z为大于Y并且小于X的整数。同位检查码区中位置为Z～X的页面中所储存的数据由对多个第一同位检查码编码产生的一第二同位检查码，用以在多个第一同位检查码错误时，校正多个第一同位检查码，其中Z为大于Y并且小于X的整数。另外，数据群组依序由顶端至底部的方向储存于超级区块中，每一数据群组包括每一芯片中的至少一页面。
在一实施例中，既定排列顺序为先依序排列每一芯片中位于顶端的一第一页面，接着排列每一芯片中次于第一页面的一第二页面，直到排列每一芯片中位于底部的一最后页面。
本发明亦提供一种数据存取方法，适用于一数据储存装置，其中数据储存装置具有多个芯片，每一芯片具有位置为0～M的多个页面，并且芯片中的至少一第一芯片中位置M的页面为一同位检查码区，其余在每一芯片中的页面为一数据区。数据存取方法包括：对一欲存数据进行编码，以获得一第一同位检查码；将第一同位检查码暂存至一动态随机存取器中，并依照一第一既定写入顺序将欲存数据写入数据区，其中第一既定写入顺序为先将欲存数据中的部分位元写入每一芯片中位于位置为1的页面，接着再将欲存数据中剩余的部分位元写入每一芯片中位置为2的页面，直到欲存数据中的所有位元皆写入数据区中；当欲存数据中的所有位元皆写入数据区中，将第一同位检查码依序写入同位检查码区。
本发明亦提供另一种数据存取方法，适用于一数据储存装置，其中数据储存装置具有多个芯片，每一芯片具有位置为0～M的多个页面，并且在芯片中的至少一第一芯片的位置0～K-2以及芯片中除了第一芯片外的至少一第二芯片的位置0～K-1的页面为一数据区，在第一芯片的位置K-1～M以及第二芯片的位置K～M的页面为一同位检查码区。数据存取方法包括：根据一既定长度将一欲存数据，分割为多个数据群组；对多个数据群组分别进行编码，以获得多个第一同位检查码；将多个第一同位检查码暂存至一动态随机存取器中，并依照一第一既定写入顺序将欲存数据写入数据区，其中第一既定写入顺序为先将欲存数据中的部分位元写入每一芯片中位于位置为1的页面，接着再将欲存数据中剩余的部分位元写入每一芯片中位置为2的页面，直到欲存数据中的所有位元皆写入数据区中；当欲存数据中的所有位元皆写入数据区中，依照一第二既定写入顺序将多个第一同位检查码写入同位检查码区，其中第二既定写入顺序为先将第一同位检查码的部分位元写入第一芯片的位置K-1的页面，接着再将第一同位检查码中剩余的部分位元依序写入每一芯片的位置K的页面，直到第一同位检查码中的所有位元以及所有第一同位检查码皆写入同位检查码区中。
在另一实施例中，数据存取方法还还包括：对多个第一同位检查码进行编码，以获得一第二同位检查码；将第二同位检查码暂存至一动态随机存取器中；当所有第一同位检查码皆已写入同位检查码区中，依照第二既定写入顺序，在第一同位检查码后接续将第二同位检查码写入同位检查码区中。
附图说明
图1是本发明的一种实施例的电子系统的方块图。
图2A、2B是本发明的一种实施例的快闪存储器的示意图。
图3是本发明的一种实施例的超级区块的示意图。
图4是本发明的一种实施例的超级区块的数据区以及同位检查码区的一示意图。
图5A、5B是本发明的一种实施例的快闪存储器的数据区以及同位检查码区的一示意图。
图6是本发明的一种实施例的超级区块的数据区以及同位检查码区的另一示意图。
图7A、7B是本发明的一种实施例的快闪存储器的数据区以及同位检查码区的另一示意图。
图8是本发明的一种实施例的数据群组的一示意图。
图9是本发明的一种实施例的数据读取方法的流程图。
图10是本发明的另一种实施例的数据读取方法的流程图。
符号说明
100 电子系统；
120 主机；
140 数据储存装置；
160 控制器；
162 运算单元；
164 永久存储器；
166 动态随机存取器；
180 快闪存储器；
C0～CN 芯片；
CH0～CH3 通道；
W0～WN 位元线；
C0_P0～C0_PM、C1_P0～C1_PM、C2_P0～C2_PM、C3_P0～C3_PM、C4_P0～C4_PM、C5_P0～C5_PM、C6_P0～C6_PM、C7_P0～C7_PM、C8_P0～C8_PM、C9_P0～C9_PM、C10_P0～C10_PM、C11_P0～C11_PM、C0_P0～C0_PM、C0_P0～C0_PM、C12_P0～C12_PM、C13_P0～C13_PM 页面；
SB 超级区块；
DA 数据区；
RAPA 同位检查码区；
RG0～RGN 数据群组；
RAID_G 同位检查码群组；
S900-S908、S1000-S1016 步骤
具体实施方式
以下将详细讨论本发明各种实施例的装置及使用方法。然而值得注意的是，本发明所提供的许多可行的发明概念可实施在各种特定范围中。这些特定实施例仅用于举例说明本发明的装置及使用方法，但非用于限定本发明的范围。
图1是本发明的一种实施例的电子系统的方块图。电子系统100包括一主机120以及一数据储存装置140。数据储存装置140包括一快闪存储器180以及一控制器160，且可根据主机120所下达的命令操作。
控制器160包括一运算单元162、一永久存储器(如，只读存储器ROM)164以及一动态随机存取器(RAM)166。永久存储器164与所载的程序码、数据组成固件(firmware)，由运算单元162执行，使控制器160基于该固件控制该快闪存储器180，其中运算单元162还用以将快闪存储器180中的页面重组为一超级区块(Super Block)。另外，运算单元162还包括一错误校正引擎(未图示)。错误校正引擎用以在数据发生错误时，对所读取的数据进行错误校正，本发明不限于此。举例而言，错误校正引擎可用以对数据进行编码以产生同位检查码，并且用以在读取超级区块SB中的数据区DA(如图4以及图5所示)中所储存的数据发生错误时，使用同位检查码区RAPA中的数据校正数据区DA中的数据。
快闪存储器180包括多个芯片C1-CN，每一芯片C1-CN中包括多个页面以及多个字元线与多个位元线，其中每一字元线用以连接至少一页面，以选择所欲读取的页面。举例而言，当快闪存储器180为单阶储存单元(Single-Level Cell，SLC)时，一条位元线用以连接至一个页面。当快闪存储器180为多阶储存单元(Multi-Level Cell,MLC)时，一条位元线用以连接至两个页面。当快闪存储器180为三阶储存单元(Triple-Level Cell,TLC)时，一条位元线用以连接至三个页面，但本发明不限于此。每一芯片C0-CN包括多个页面，每一芯片C0-CN中的每一页面以一既定排列顺序构成一超级区块SB(如图3所示)。
超级区块SB由顶端至底部依序具有位置为0～X的页面，并且在超级区块SB中位置0～Y-1的页面为一数据区DA，在超级区块SB中位置Y～X的页面为一同位检查码区，其中在超级区块SB中位置0～Y-1的页面为数据区DA用以储存数据，在超级区块SB中位置Y～X的页面为同位检查码区用以储存同位检查码(Parity)。值得注意的是，X为大于1的整数，并且Y为大于1并且小于X的整数。在另一实施例中，数据区DA还包括多个数据群组RG0～RGN，其中同位检查码区RAPA中位置为Y～Z-1的页面中所储存的数据由对多个数据群组RG0～RGN中的数据分别编码所产生的多个第一同位检查码，并且同位检查码区RAPA中位置为Z～X的页面中所储存的数据由对多个第一同位检查码编码产生的一第二同位检查码。值得注意的是，Z为大于Y并且小于X的整数。另外，在一实施例中，同位检查码(Parity)为容错式磁碟阵列(Redundant Array of Independent Disks，RAID)同位检查码。
图2是本发明的一种实施例的快闪存储器的示意图。如图2所示，快闪存储器180包括16个芯片C0-C15，并且每一通道(Channel)CH1-CH4分别控制4个芯片，但本发明不限于此。快闪存储器180亦可包括其他数量的芯片以及通道。另外，每一芯片C0-C15包括多个页面。举例而言，芯片C0包括页面C0_P0-C0_PM，芯片C1包括页面C1_P0-C1_PM，芯片C0包括页面C2_P0-C2_PM，芯片C3包括页面C3_P0-C3_PM，等依此类推。值得注意的是，在本实施例中，快闪存储器180为三阶储存单元(Triple-Level Cell，TLC)，故每一位元线W0-WN分别用以连接至三个页面，但本发明不限于此。快闪存储器180亦可为单阶储存单元或者二阶储存单元。
图3是本发明的一种实施例的超级区块的示意图，其中图3是由图2所示的快闪存储器180中的16个芯片C0-C15中的每一页面以一既定排列顺序构成一超级区块SB超级区块SB。如图所示，既定排列顺序为先依序排列每一芯片C0-CN中位于顶端的一第一页面，接着排列每一芯片C0-CN中次于第一页面的一第二页面，直到排列每一芯片C0-CN中位于底部的一最后页面。举例而言，在位置0的页面为芯片C0的第一个页面C0_P0，在位置1的页面为芯片C1的第一个页面C0_P0，在位置2的页面为芯片C2的第一个页面C2_P0，依此类推，第16个芯片C15中位于顶端的页面C15_P0位于位置15。接着，在位置16的页面为芯片C0的第二个页面C0_P1，在位置17的页面为芯片C1的第一个页面C0_P1，在位置18的页面为芯片C2的第一个页面C2_P1，依此类推，最后两个位置X-1以及X则分别是第15个芯片C14的最后一个页面C14_PM以及第16个芯片C15中的最后页面C15_PM。
图4是本发明的一种实施例的超级区块的数据区以及同位检查码区的一示意图，其中图4中的超级区块SB相似于图3所示的超级区块SB。在本实施例中，同位检查码区RAPA在超级区块SB中最底端的三个位置X-2、X-1以及X的页面C13_PM、C14_PM以及C15_PM所构成的。换言之，在本实施例中，Y＝X-2。如图4所示，在超级区块SB中位置0～X-3(0～Y-1)的页面为数据区DA。在超级区块SB中位置X-2～X(Y～X)的页面为同位检查码区RAPA，但本发明不限于此。在其他实施例中，同位检查码区RAPA为在超级区块SB中最底端的1、2、3、4、5、10、20或者其他至少一个以上位置的页面所构成的。另外，同位检查码区RAPA中位置为Y～X的页面中所储存的数据由对位置1～Y-1的页面的数据编码所产生的一第一同位检查码，第一同位检查码用以在数据区DA中所储存的数据发生错误时，校正数据区DA中的数据。值得注意的是，在一实施例中，数据区DA中包括多个数据段，其中每一数据段分别具有独立的同位检查码。换言之，第一同位检查码由多个分别相应于不同数据段的同位检查码所构成的。
另外，在图4的实施例中，以芯片的角度来看则如图5所示。图5是本发明的一种实施例的快闪存储器的数据区以及同位检查码区的一示意图。在图5中，每一芯片C0-CN具有位置为0～M的多个页面，并且芯片C0～CN中的至少一第一芯片C0～CN的位置M的页面为同位检查码区RAPA，其余在每一芯片C0～CN中的页面为数据区DA。在本实施例中，同位检查码区RAPA为最后三个芯片的最后三个位置的页面C13_PM、C14_PM以及C15_PM，但本发明不限于此。
图6是本发明的另一种实施例的超级区块的数据区以及同位检查码区的一示意图，其中图5中的超级区块SB相似于图3所示的超级区块SB。值得注意的是，在本实施例中，数据区DA分为多个数据群组RG0～RGN，并且同位检查码区RAPA还包括一同位检查码群组RAID_G，用以储存以数据群组RG0～RGN为单位所产生的多个第一同位检查码，其中数据群组RG0～RGN依序由顶端至底部的方向储存于超级区块SB中，并且每一数据群组RG0～RGN包括每一芯片C0-CN中的至少一页面。另外，同位检查码区RAPA中最底端的三个位置X-2、X-1以及X的页面C13_PM、C14_PM以及C15_PM则用以储存对同位检查码群组RAID_G编码所产生的第二同位检查码，但本发明不限于此。换言之，在本实施例中，Z＝X-2。同位检查码区RAPA中位置为Y～X-3(Y～Z-1)的页面中所储存的数据由对多个数据群组RG0～RGN中的数据分别编码所产生的多个第一同位检查码，第一同位检查码用以在所相应的数据群组RG0～RGN中所储存的数据发生错误时，校正相应的数据区DA中的数据。同位检查码区RAPA中位置为X-2～X(Z～X)的页面中所储存的数据由对多个第一同位检查码编码产生的一第二同位检查码，用以在多个第一同位检查码错误时，校正多个第一同位检查码。值得注意的是，在一实施例中，数据区DA中包括多个数据段，其中每一数据段分别具有独立的同位检查码。另外，第二同位检查码亦由将同位检查码群组RAID_G分为多个数据段编码所获得的多个同位检查码所构成的。换言之，每一第一同位检查码以及第二同位检查码皆由多个个分别相应于不同数据段的同位检查码所构成的。
另外，在图6的实施例中，以芯片的角度来看则如图7所示。图7是本发明的一种实施例的快闪存储器的数据区以及同位检查码区的另一示意图。在图7中，每一芯片C0～CN具有位置为0～M的多个页面，并且在芯片C0～CN中的至少一第一芯片的位置0～K-2以及所有芯片中除了第一芯片外的至少一第二芯片的位置0～K-1的页面为数据区DA，在第一芯片的位置K-1～M以及第二芯片C0～CN的位置的页面为同位检查码区RAPA。在本实施例中，第一芯片为芯片C13、C14以及C15，第二芯片为芯片C0～C12，但本发明不限于此。详细而言，在同位检查码区RAPA中，除了最后三个芯片的最后三个位置的页面C13_PM、C14_PM以及C15_PM用以储存第二同位检查码之外，其余的48个页面为用以储存多个第一同位检查码的同位检查码群组RAID_G，但本发明不限于此。
举例而言，在本发明的一实施例中，每一数据群组RG0～RGN分别具有由16个芯片C0～C15中的5条字线所控制的240个页面，如图8所示。每一数据群组RG0～RGN经由编码后会产生3个页面的第一同位检查码。假设数据区DA具有16个数据群组RG0～RG15，同位检查码群组RAID_G的最底端则会储存48个页面的多个个第一同位检查码。接着，控制器160会在对同位检查码群组RAID_G中48个页面的第一同位检查码进行编码，以产生3个页面的第二同位检查码。值得注意的是，控制器160可在一不固定的变动单位下，产生相同长度的同位检查码(例如，上述的3个页面)，但本发明不限于此。控制器160可在一不固定的变动单位下，产生相同长度为1、2、3、4、5、10、20或者其他至少一个以上页面的同位检查码。
图9是本发明的一种实施例的数据读取方法的流程图，适用于图4以及图5所示的超级区块SB。超级区块SB由顶端至底部依序具有位置为0～X的页面，并且在超级区块SB中位置0～Y-1的页面为一数据区DA，在超级区块SB中位置Y～X的页面为一同位检查码区，其中在超级区块SB中位置0～Y-1的页面为数据区DA用以储存数据，在超级区块SB中位置Y～X的页面为同位检查码区用以储存同位检查码(Parity)。换言之，每一芯片C0-CN具有位置为0～M的多个页面，并且芯片C0～CN中的至少一第一芯片C0～CN的位置M的页面为同位检查码区RAPA，其余在每一芯片C0～CN中的页面为数据区DA。流程开始于步骤S900。
在步骤S900中，数据储存装置140自主机120或者其他储存装置接收一欲存数据。
接着，在步骤S902中，控制器160用以对所接收的欲存数据进行编码，以获得一第一同位检查码。
接着，在步骤S904中，控制器160将第一同位检查码暂存至动态随机存取器166中。
接着，在步骤S906中，控制器160依照一第一既定写入顺序将欲存数据写入数据区DA，其中第一既定写入顺序为先将欲存数据中的部分位元写入每一芯片C0～CN中位于位置为1的页面，接着再将欲存数据中剩余的部分位元写入每一芯片C0～CN中位置为2的页面，直到欲存数据中的所有位元皆写入数据区DA中，如图5所示。换言之，控制器160是依序从位置0至位置Y-1的方向，将欲存数据写入超级区块SB的数据区DA中，如图4所示。
接着，在步骤S908中，当欲存数据中的所有位元皆写入数据区DA中，控制器160将储存于动态随机存取器166中的第一同位检查码依序写入同位检查码区RAPA。举例而言，控制器160先将第一同位检查码的部分位元写入芯片C13中位置为M的页面C13_PM中，再将第一同位检查码的其他位元写入芯片C14中位置为M的页面C14_PM中，最后将第一同位检查码的剩余的位元写入芯片C15中位置为M的页面C15_PM中，如图5所示。
值得注意的是，在一实施例中，控制器160将欲存数据切分为多个数据段，以分别进行编码，其中每一数据段分别具有独立的同位检查码。换言之，第一同位检查码由多个个分别相应于不同数据段的同位检查码所构成的。每当控制器160产生一个同位检查码，控制器即将所产生的同位检查码写入动态随机存取器166中，并待所有欲存数据皆写入数据区DA后，才将储存于动态随机存取器166中的所有同位检查码(即第一同位检查码)写入同位检查码区RAPA。流程结束于步骤S908。
图10是本发明的另一种实施例的数据读取方法的流程图，适用于图6以及图7所示的超级区块SB。超级区块SB由顶端至底部依序具有位置为0～X的页面，并且在超级区块SB中位置0～Y-1的页面为一数据区DA，在超级区块SB中位置Y～X的页面为一同位检查码区，其中在超级区块SB中位置0～Y-1的页面为数据区DA用以储存数据，在超级区块SB中位置Y～X的页面为同位检查码区用以储存同位检查码(Parity)。值得注意的是，在本实施例中，数据区DA分为多个数据群组RG0～RGN，并且同位检查码区RAPA还包括一同位检查码群组RAID_G，用以储存以数据群组RG0～RGN为单位所产生的多个第一同位检查码，其中数据群组RG0～RGN依序由顶端至底部的方向储存于超级区块SB中，并且每一数据群组RG0～RGN包括每一芯片C0-CN中的至少一页面。另外，同位检查码区RAPA中最底端的三个位置X-2、X-1以及X的页面C13_PM、C14_PM以及C15_PM则用以储存对同位检查码群组RAID_G编码所产生的第二同位检查码，但本发明不限于此。换言之，数据储存装置140具有多个芯片C0～CN，每一芯片C0～CN具有位置为0～M的多个页面，并且在芯片C0～CN中的至少一第一芯片C0～CN的位置0～K-2以及芯片C0～CN中除了第一芯片C0～CN外的至少一第二芯片C0～CN的位置0～K-1的页面为一数据区DA，在第一芯片C0～CN的位置K-1～M以及第二芯片C0～CN的位置K～M的页面为一同位检查码区RAPA。流程开始于步骤S1000。
在步骤S1000中，数据储存装置140自主机120或者其他储存装置接收一欲存数据。
接着，在步骤S1002中，控制器160根据一既定长度将欲存数据，分割为多个数据群组以分别存入数据区DA的数据群组RG0～RGN中。在一实施例中，每一数据群组RG0～RGN分别具有由16个芯片C0～C15中的5条字线所控制的240个页面，但本发明不限于此。换言之，既定长度即为240个页面可储存的数据量。
接着，在步骤S1004中，控制器160用以分别对多个数据群组分别进行编码，以获得多个第一同位检查码。
接着，在步骤S1006中，控制器160将多个第一同位检查码暂存至动态随机存取器166。
接着，在步骤S1008中，控制器160对多个第一同位检查码进行编码，以获得一第二同位检查码。
接着，在步骤S1010中，控制器160将第二同位检查码暂存至动态随机存取器166。
接着，在步骤S1012中，控制器160依照一第一既定写入顺序将欲存数据所分割的群组依序写入数据区DA中的料群组RG0～RGN中。第一既定写入顺序为先将欲存数据中的部分位元写入每一芯片C0～CN中位于位置为1的页面，接着再将欲存数据中剩余的部分位元写入每一芯片C0～CN中位置为2的页面，直到欲存数据中的所有位元皆写入数据区DA中，如图7所示。换言之，控制器160是依序从位置0至位置Y-1的方向，将欲存数据写入超级区块SB的数据区DA中，如图6所示。
接着，在步骤S1014中，当欲存数据中的所有位元皆写入数据区DA中，控制器160依照一第二既定写入顺序将多个第一同位检查码写入同位检查码区RAPA。第二既定写入顺序为先将第一同位检查码的部分位元写入第一芯片C0～CN的位置K-1的页面，接着再将第一同位检查码中剩余的部分位元依序写入每一芯片C0～CN的位置K的页面，直到第一同位检查码中的所有位元以及所有第一同位检查码皆写入同位检查码区RAPA中，如图7所示。举例而言，控制器160是先将第一个第一同位检查码依序写入芯片C13的页面C13_PM-3、芯片C14的页面C14_PM-3以及芯片C15的页面C15_PM-3，再将第二个第二同位检查码依序写入芯片C0的页面C0_PM-2、芯片C1的页面C1_PM-2以及芯片C2的页面C2_PM-2，直到所有的第一检查码皆写入同为检察区RAPA中，但本发明不限于此。每一第一同位检查码的数据量可大于或者小于3个页面。
接着，在步骤S1016中，当所有第一同位检查码皆已写入同位检查码区RAPA中，控制器160依照同样第二既定写入顺序，在第一同位检查码在同位检查码区RAPA中所储存的位置之后，接续地将第二同位检查码写入同位检查码区RAPA中。在图7的实施例中，控制器160将第二同位检查码写入芯片C13中位置为M的页面C13_PM、芯片C14中位置为M的页面C14_PM以及芯片C15中位置为M的页面C15_PM中。
值得注意的是，在一实施例中，控制器160将每一数据群组中的数据切分为多个数据段，以分别进行编码，其中每一数据段分别具有独立的同位检查码。换言之，每一第一同位检查码由多个分别相应于不同数据段的同位检查码所构成的。当所有第一位元检查码皆编码完成后，控制器160更用以将由多个第一位元检查码所构成的同位检查码群组RAID_G切分为多个数据段，每一由同位检查码群组RAID_G所切分的数据段皆具有一独立的同位检查码。换言之，第二同位检查码也是由多个同位检查码所构成的。每当控制器160产生一个同位检查码，控制器即将所产生的同位检查码写入动态随机存取器166中，并待所有欲存数据皆写入数据区DA后，才将储存于动态随机存取器166中的所有同位检查码(即第一同位检查码)写入同位检查码区RAPA。流程结束于步骤S1016。
本发明所提供的数据储存装置140可将所产生的多个同位检查码集中储存在超级区块SB中的尾端的位置，以增进数据在读取时的流畅度，其中一般的同位检查码紧接着数据段储存在区块中。另外本发明所提供的数据储存装置140亦可加以对所产生的同位检查码进行第二次的编码保护，以避免第一次所产生的同位检查码发生错误。
本发明的方法，或特定型态或其部份，可以以程序码的型态存在。程序码可储存于实体媒体，如软碟、光碟片、硬碟、或是任何其他机器可读取(如电脑可读取)储存媒体，亦或不限于外在形式的电脑程序产品，其中，当程序码被机器，如电脑载入且执行时，此机器变成用以参与本发明的装置。程序码也可透过一些传送媒体，如电线或电缆、光纤、或是任何传输型态进行传送，其中，当程序码被机器，如电脑接收、载入且执行时，此机器变成用以参与本发明的装置。当在一般用途处理单元实作时，程序码结合处理单元提供一操作类似于应用特定逻辑电路的独特装置。
以上所述，仅为本发明的较佳实施例而已，当不能以此限定本发明实施的范围，即凡依本发明申请专利范围及发明说明内容所作的简单的等效变化与修饰，皆仍属本发明专利涵盖的范围内。另外本发明的任一实施例或申请专利范围不须达成本发明所揭示的全部目的或优点或特点。此外，摘要部分和标题仅是用来辅助专利文件搜寻之用，并非用来限制本发明的权利范围。

Claims (16)

1.一种数据储存装置，包括：
一快闪存储器，包括多个芯片，每一芯片包括多个页面，每一上述芯片中的每一上述页面以一既定排列顺序构成一超级区块，上述超级区块由顶端至底部依序具有位置为0～X的上述页面，并且在上述超级区块中位置0～Y-1的上述页面为一数据区，在上述超级区块中位置Y～X的上述页面为一同位检查码区，其中X为大于2的整数，并且Y为大于1并且小于X的整数；以及
一控制器，用以在读取上述数据区中所储存的数据发生错误时，使用上述同位检查码区中的数据校正上述数据区中的数据。
2.根据权利要求1所述的数据储存装置，其特征在于上述同位检查码区中位置为Y～X的上述页面中所储存的数据由对上述数据区中的数据分别编码所产生的一第一同位检查码，上述第一同位检查码用以在所相应的上述数据区中所储存的数据发生错误时，校正相应的上述数据区中的数据。
3.根据权利要求1所述的数据储存装置，其特征在于，上述数据区具有多个数据群组。
4.根据权利要求3所述的数据储存装置，其特征在于，上述同位检查码区中位置为Y～Z-1的上述页面中所储存的数据由对上述多个数据群组中的数据分别编码所产生的多个第一同位检查码，上述第一同位检查码用以在所相应的上述数据群组中所储存的数据发生错误时，校正相应的上述数据区中的数据，其中Z为大于Y并且小于X的整数。
5.根据权利要求4所述的数据储存装置，其特征在于，上述同位检查码区中位置为Z～X的上述页面中所储存的数据由对上述多个第一同位检查码编码产生的一第二同位检查码，用以在上述多个第一同位检查码错误时，校正上述多个第一同位检查码，其中Z为大于Y并且小于X的整数。
6.根据权利要求3所述的数据储存装置，其特征在于，上述数据群组依序由顶端至底部的方向储存于上述超级区块中。
7.根据权利要求6所述的数据储存装置，其特征在于，每一上述数据群组包括每一上述芯片中的至少一上述页面。
8.根据权利要求1所述的数据储存装置，其特征在于，上述既定排列顺序为先依序排列每一上述芯片中位于顶端的一第一页面，接着排列每一上述芯片中次于上述第一页面的一第二页面，直到排列每一上述芯片中位于底部的一最后页面。
9.一种数据存取方法，适用于一数据储存装置，其中上述数据储存装置具有多个芯片，每一上述芯片具有位置为0～M的多个页面，并且上述芯片中的至少一第一芯片中位置M的上述页面为一同位检查码区，其余在每一上述芯片中的上述页面为一数据区，其中每一上述芯片中的每一上述页面以一既定顺序构成一超级区块，上述超级区块由顶端至底部依序具有位置为0～X的上述页面，并且在上述超级区块中位置0～Y-1的上述页面为上述数据区，在上述超级区块中位置Y～X的上述页面为上述同位检查码区，其中X为大于2的整数，并且Y为大于1并且小于X的整数，上述数据存取方法包括：
对一欲存数据进行编码，以获得一第一同位检查码；
将上述第一同位检查码暂存至一动态随机存取器中，并依照一第一既定写入顺序将上述欲存数据写入上述数据区，其中上述第一既定写入顺序为先将上述欲存数据中的部分位元写入每一上述芯片中位于位置为1的上述页面，接着再将上述欲存数据中剩余的部分位元写入每一上述芯片中位置为2的上述页面，直到上述欲存数据中的所有位元皆写入上述数据区中；
当上述欲存数据中的所有位元皆写入上述数据区中，将上述第一同位检查码依序写入上述同位检查码区。
10.根据权利要求9所述的数据存取方法，其特征在于，上述第一同位检查码用以在读取储存在上述数据区的上述欲存数据发生错误时，校正上述欲存数据。
11.根据权利要求9所述的数据存取方法，其特征在于，上述既定顺序为先依序排列每一上述芯片中位于顶端的一第一页面，接着排列每一上述芯片中次于上述第一页面的一第二页面，直到排列每一上述芯片中位于底部的一最后页面。
12.一种数据存取方法，适用于一数据储存装置，其中上述数据储存装置具有多个芯片，每一上述芯片具有位置为0～M的多个页面，其中上述芯片中的每一上述页面由顶端至底部之顺序构成一超级区块，并且在上述芯片中的至少一第一芯片的位置0～K-2以及上述芯片中除了上述第一芯片外的至少一第二芯片的位置0～K-1的上述页面为一数据区，在上述第一芯片的位置K-1～M以及上述第二芯片的位置K～M的上述页面为一同位检查码区，其中M为大于2的整数，并且K为大于1并且小于M的整数，其中每一上述芯片中的每一上述页面以一既定顺序构成一超级区块，上述超级区块由顶端至底部依序具有位置为0～X的上述页面，并且在上述超级区块中位置0～Y-1的上述页面为上述数据区，在上述超级区块中位置Y～X的上述页面为上述同位检查码区，其中X为大于2的整数，并且Y为大于1并且小于X的整数，上述数据存取方法包括：
根据一既定长度将一欲存数据，分割为多个数据群组；
对上述多个数据群组分别进行编码，以获得多个第一同位检查码；
将上述多个第一同位检查码暂存至一动态随机存取器中，并依照一第一既定写入顺序将上述欲存数据写入上述数据区，其中上述第一既定写入顺序为先将上述欲存数据中的部分位元写入每一上述芯片中位于位置为1的上述页面，接着再将上述欲存数据中剩余的部分位元写入每一上述芯片中位置为2的上述页面，直到上述欲存数据中的所有位元皆写入上述数据区中；以及
当上述欲存数据中的所有位元皆写入上述数据区中，依照一第二既定写入顺序将上述多个第一同位检查码写入上述同位检查码区，其中上述第二既定写入顺序为先将上述第一同位检查码的部分位元写入上述第一芯片的位置K-1的上述页面，接着再将上述第一同位检查码中剩余的部分位元依序写入每一上述芯片的位置K的页面，直到上述第一同位检查码中的所有位元以及所有上述第一同位检查码皆写入上述同位检查码区中。
13.根据权利要求12所述的数据存取方法，其特征在于，上述第一同位检查码用以在读取储存在上述数据区的相应的上述数据群组发生错误时，校正上述数据群组。
14.根据权利要求12所述的数据存取方法，其特征在于，还包括：
对上述多个第一同位检查码进行编码，以获得一第二同位检查码；
将上述第二同位检查码暂存至一动态随机存取器中；
当所有上述第一同位检查码皆已写入上述同位检查码区中，依照上述第二既定写入顺序，在上述第一同位检查码后接续将上述第二同位检查码写入上述同位检查码区中。
15.根据权利要求14所述的数据存取方法，其特征在于，上述第二同位检查码用以在读取储存在上述第一同位检查码发生错误时，校正上述第一同位检查码。
16.根据权利要求12所述的数据存取方法，其特征在于，上述既定顺序为先依序排列每一上述芯片中位于顶端的一第一页面，接着排列每一上述芯片中次于上述第一页面的一第二页面，直到排列每一上述芯片中位于底部的一最后页面。
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