CN105474398A - 电极对、其制作方法、器件用基板以及器件 - Google Patents

电极对、其制作方法、器件用基板以及器件 Download PDF

Info

Publication number
CN105474398A
CN105474398A CN201480047142.1A CN201480047142A CN105474398A CN 105474398 A CN105474398 A CN 105474398A CN 201480047142 A CN201480047142 A CN 201480047142A CN 105474398 A CN105474398 A CN 105474398A
Authority
CN
China
Prior art keywords
electrode
gap
electrode pair
substrate
opposing party
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201480047142.1A
Other languages
English (en)
Other versions
CN105474398B (zh
Inventor
真岛丰
寺西利治
武下宗平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japan Science and Technology Agency
Original Assignee
Japan Science and Technology Agency
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Japan Science and Technology Agency filed Critical Japan Science and Technology Agency
Publication of CN105474398A publication Critical patent/CN105474398A/zh
Application granted granted Critical
Publication of CN105474398B publication Critical patent/CN105474398B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/7613—Single electron transistors; Coulomb blockade devices
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/44—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/38 - H01L21/428
    • H01L21/441—Deposition of conductive or insulating materials for electrodes
    • H01L21/445—Deposition of conductive or insulating materials for electrodes from a liquid, e.g. electrolytic deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/122—Single quantum well structures
    • H01L29/127—Quantum box structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/09—Devices sensitive to infrared, visible or ultraviolet radiation
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y30/00—Nanotechnology for materials or surface science, e.g. nanocomposites

Abstract

本发明提供一种能够将器件的性能高精度地发挥的电极对以及其制作方法、和器件用基板以及器件。电极对（10）形成为，一方电极（10A）和另一方电极（12B）以具有间隙（17）并面对面的方式设置于同一面上，一方电极（12A）和另一方电极（12B）的面对面部分以随着相互接近而自该面远离的方式弯曲。该电极对（10）通过以下方式制作，将以具有初期间隙的方式隔开间隔地形成有种电极对的基板准备为样品；将样品浸入无电解镀液时，当经过一定时间则交换无电解镀液；调整该交换次数。其结果，能够将一方电极（12A）和另一方电极（12B）之间的间隙保持在一定，并且能够将相向的面沿纵向调整。

Description

电极对、其制作方法、器件用基板以及器件
技术领域
本发明涉及一种具有间隙的电极对、其制作方法、器件用基板以及器件。
背景技术
以具有纳米间隙的方式使成对的电极面对面，并将纳米粒子和/或分子配置在该纳米间隙而构成的器件，因为具有开关功能和/或存储功能，所以作为新的器件被认为是有前途的。本发明人的目标在于，对利用无电解镀金制作的纳米间隙电极导入化学合成的金纳米粒子并组装单电子晶体管(SingleElectronTransistor：SET)，构筑在常温下工作的SET集成电路(非专利文献1)。此外，成功以90％的收获率制作具有5nm以下的间隙长度的纳米间隙电极(非专利文献2)，进而，开发了将界面活性剂分子作为模板(Template)使用的“分子尺无电解镀金法”(MolecularRulerElectrolessGoldPlating:MoREGP)，确定了再现性良好地制作具有2nm间隙长度的纳米间隙电极的技术(专利文献1)。
现有技术文献
专利文献
专利文献1：国际公开2012/121067号
非专利文献
非专利文献1：K.Maeda,Y.Majimaetal,ACSNano,6,2798(2012)
非特許文献2:VictorM.SerdioV.,YasuoAzuma,ShuheiTakeshita,TaroMuraki,ToshiharuTeranishiandYutakaMajima,Nanoscale,4,7161(2012)
发明内容
但是，由于不知道利用专利文献1的技术制作的纳米间隙电极的构造的详细情况，特别是剖面构造的详细情况，给予使用纳米间隙电极的器件的创造带来了麻烦。其原因是，剖面构造控制导入到纳米间隙电极间的纳米粒子和/或分子等的功能性材料的个数，影响栅电极和功能性材料间的静电容量，即栅极容量。此外，不限于纳米间隙，而希望通过具有平滑的表面并保持间隙的同时调整相向面积来制作电极对。其原因是，因为由此决定器件的性能。
因此，鉴于上述技术问题，本发明的目的在于，提供一种能够高精度地发挥器件的性能的电极对以及其制作方法和具备该电极对的器件用基板以及器件。
为了达成上述目的，本发明考虑了如下方法。
[1]一种电极对，一方电极和另一方电极以具有间隙并面对面的方式设置于同一面上，
所述一方电极和所述另一方电极的面对面部分以随着相互接近而自所述面远离的方式弯曲。
[2]根据[1]所述的电极对，其中，所述一方电极以及所述另一方电极分别具备：朝一方向延伸的主体部，以及自该主体部以相互的顶端面对面的方式延伸并接近的接近部，
所述主体部与所述面接触，所述接近部不与所述面接触且所述接近部以随着接近所述顶端而自所述面远离的方式弯曲。
[3]根据[2]所述的电极对，其中，所述接近部具有凸的外形曲面，该凸的外形曲面形成为相对于自所述主体部朝向所述顶端的轴垂直的剖面面积随着接近所述顶端而变小。
[4]根据[2]所述的电极对，其中，所述一方电极和所述另一方电极分别包括：金属层，以及设置于该金属层和所述面之间并将该金属层密接于所述面的密接层，
所述接近部包括所述金属层。
[5]一种器件用基板，具备：基板、以一方电极和另一方电极具有间隙的方式设置于所述基板上的电极对、以及以覆盖所述电极对的方式设置的绝缘层，
在所述一方电极、所述另一方电极、还有所述基板以及所述绝缘层之间形成有空间。
[6]一种器件，以具有纳米间隙的方式具备如[1]至[4]中任一项所述的电极对，
将所述一方电极以及所述另一方电极作为源极、漏极的各电极，
在所述纳米间隙配置有纳米粒子或者功能性分子。
[7]一种器件，将如[1]至[4]的任一项所述的电极对作为光传导天线。
[8]一种电极对的制作方法，将以具有初期间隙的方式隔开间隔地形成有种电极对的基板准备为样品，
将所述样品浸入无电解镀液时，当经过一定时间则交换所述无电解镀液。
[9]根据[8]所述的电极对的制作方法，通过调整所述无电解镀液的交换次数，使一方电极和另一方电极之间的间隙保持在一定，并且使相向的面沿纵向延伸。
根据本发明，一方电极和另一方电极以面对面的方式配置在同一面上，一方电极和另一方电极的面对面部分以随着相互靠近自该面远离的方式弯曲。因此，通过在电极间施加较小的电压而能够在间隙间施加较强的电场。因此，通过在间隙配置纳米粒子和/或分子来构成器件，或者将电极对作为光传导天线使用来构成器件，能够高效率地实现各器件的性能。此外，根据本发明，将以具有初期间隙的方式隔开间隔地形成有种电极对的基板准备为样品，将样品浸入无电解镀液时，当经过一定时间就交换无电解镀液。因此，能够通过具有平滑的表面并保持间隙的同时调整相向面积来制作电极对。
附图说明
图1表示本发明的第1实施方式涉及的电极对，图1(A)是沿图1(B)的X1-X1线的剖面图，图1(B)是俯视图。
图2表示本发明的第2实施方式涉及的电极对，图2(A)是沿图2(B)的X2-X2线的剖面图，图2(B)是俯视图。
图3表示本发明的第3实施方式涉及的电极对，图3(A)是沿图3(B)的X3-X3线的剖面图，图3(B)是俯视图。
图4是本发明的实施方式涉及的器件的示意图。
图5是沿图4的X4-X4线的概略剖面图。
图6示意地表示由实施例制作的样品，图6(A)是剖视图，图6(B)是俯视图。
图7是由实施例制作的纳米间隙电极的SEM图像的图。
图8是样品加工后的纳米间隙电极的SEM图像和STEM图像的图。
图9(A)是样品加工后的纳米间隙电极的STEM图像以及其扩大图像的图，图9(B)是图9(A)的线图。
图10(A)(B)以及(C)分别表示，样品的EELS光谱图，氮(N)的峰值数的影像图，表示硅(Si)的峰值数的影像图。
图11是由比较例制作的纳米间隙电极的SEM图像的图。
附图标记说明
10、20、50电极对
10A、20A器件
11基板
11A半导体基板
11B绝缘层(第1绝缘层)
12电极
12A一方电极
12B另一方电极
12C、12D、12X、12Y金属层
12E、12F种电极
13绝缘层(第2绝缘层)
13A空间
14A、14B、14C、14D密接层
15主体部
16接近部
16A顶端
16B相向面
16P上部
16Q下部
16R跟前部
16S里部
17间隙
18金属纳米粒子(功能性分子)
19顶栅极
21、22保护层
30THz电磁波生成系统
31光传导天线元件
32平行传送线路
33天线
33A一方电极
33B另一方电极
34基板(GaAs基板)
35半球透镜
具体实施方式
以下，参照附图对本发明的实施方式进行说明，本发明能够在权利要求记载的发明的范围内适当地变更并实施。
[电极对以及具备该电极对的器件用基板]
图1表示本发明的第1实施方式涉及的电极对，图1(A)是沿图1(B)的X1-X1线的剖面图，图1(B)是俯视图。本发明的实施方式涉及的电极对10构成为一方电极12A和另一方电极12B以具有间隙17并面对面的方式设于同一面上，一方电极12A和另一方电极12B的面对面的部分以随着相互靠近自该面远离的方式弯曲。以下，以该面为基板11的表面的情况为例进行说明。
如图1所示，电极对10包括以具有间隙的方式面对面设置于基板11上的一方电极12A以及另一方电极12B，所述基板11构成为在半导体基板11A上具有绝缘层11B。
一方电极12A以及另一方电极12B分别具备如图1所示朝一方向延伸的主体部15，以及自主体部15面对面地以各顶端16A相互接近的方式延伸的接近部16。各接近部16朝向相向的电极12(以下，在不区别一方电极和另一方电极的情况下简称为电极12)在俯视观察时自主体部15轴向方向延伸，在各顶端16A彼此之间形成间隙17。间隙17对应器件而设定，一方电极12A的顶端16A与另一方电极12B的顶端16A之间的距离例如可以是数μm、数nm(例如可以是0.3nm～12nm)。如图1(A)、(B)所示，将一方向称为x方向，将电极12的宽度方向称为y方向，将电极12的厚度方向称为z方向。一方电极12A的顶端16A与另一方电极12B的顶端16A具有间隙17并相向，间隙17的y方向的长度根据无电解镀覆的溶液以及镀覆条件决定，可以为0.3nm以上，也可以为主体部15的y方向的宽度的9成左右。
在本发明的第1实施方式中，主体部15与绝缘层11B接触，接近部16不与绝缘层11B接触，接近部16随着接近顶端16A以自绝缘层11B远离的方式弯曲。接近部16具有凸的外形曲面，该凸的外形曲面形成为，垂直于自主体部15朝向顶端16A的轴的剖面随着成为顶端16A而变小。也就是说，与主体部15的轴向方向(x方向)正交的剖面面积随着接近顶端16A而变小，顶端16A成为最小的剖面面积，即成为最小的尺寸。与主体部15不同，接近部16犹如帽檐那样在接近部16的正下方为“空”的状态，形成有空间13A。将形成这样的空间的接近部16的形状称为“帽檐结构”。
如图1(A)所示，相对于电极12的厚度方向(z方向)的大致中间面，优选接近部16上下大致对称。特别是，优选包含电极12的主体部15延伸的轴线(X1-X1线)并垂直于基板11的剖面形状中，上部16P和下部16Q分别弯曲成如同大致圆弧或者椭圆弧那样的二次曲线的一部分。此外，相对于电极12的宽度方向(y方向)的大致中间面，优选接近部16大致对称。特别是，包含电极12的宽度方向的线并垂直于基板11的剖面形状中，跟前部16R和里部16S分别弯曲成如同大致圆弧或者椭圆弧那样的二次曲线的一部分。在接近部16的结构中，包含电极12的主体部15延伸的轴线并垂直于基板11的剖面形状中，上部16P和下部16Q的各曲率中心、以及包含电极12的宽度方向的线并垂直于基板11的剖面形状中，跟前部16R和里部16S的曲率中心均都存在于接近部16内。
图2表示本发明的第2实施方式涉及的电极对，图2(A)是沿图2(B)的X2-X2线的剖面图，图2(B)是俯视图。对于与图1所示的电极对相同或者对应的部位标记相同的附图标记。在第2实施方式，不同点在于：绝缘层11B上以具有间隙的方式设置有密接层14A、14B的对，在密接层14A、14B的对分别设置有金属层12C、12D。
在第2实施方式中，一方电极12A包括密接层14A以及金属层12C，另一方电极12B包括密接层14B以及金属层12D。如图2所示，各接近部16只包括金属层12C、12D中不与密接层14A、14B接触的部位。因此，与第1实施方式相同，接近部16不与绝缘层11B接触并以随着接近部16接近顶端自绝缘层11B远离的方式弯曲。接近部16具有凸的外形曲面，该凸的外形曲面形成为，垂直于自主体部15朝向顶端16A的轴的剖面随着接近顶端16A而变小。也就是说，与主体部15的轴向方向(x方向)正交的剖面面积变小，顶端16A成为最小的面积。
在第2实施方式中，因为金属层12C以及12D介由密接层14A、14B设置在绝缘层12上，所以金属层12C以及12D不容易自绝缘层11B剥离。
图3表示本发明的第3实施方式涉及的电极对50，图3(A)是沿图3(B)的X3-X3线的剖面图，图3(B)是俯视图。对于与图1所示的电极对相同或者对应的部位标记相同的附图标记。第3实施方式与第1实施方式有以下不同。即，不同点在于：一方电极12A与另一方电极12B保持一定范围的间隙并且在相向面16B面对面，相向面16B具有一定的面积。所谓一定的面积是指，如果将电极宽度设为10nm～80nm，电极高度设为2nm～70nm，则例如为20nm2～560nm2的范围。一方电极12A以及另一方电极12B与第1以及第2实施方式相比具有较大的厚度，即具有较大高度。即使是第3实施方式，也为主体部15与绝缘层11B接触，接近部16不与绝缘层11B接触，接近部16以随着接近顶端16A自绝缘层11B远离的方式弯曲。此外，接近部16具有凸的外形曲面，该凸的外形曲面形成为，垂直于自主体部15朝向顶端16A的轴的剖面随着成为顶端16A而变小。也就是说，与主体部15的轴向方向(x方向)正交的剖面面积随着接近顶端16A而变小，顶端16A成为最小的剖面面积。在第3实施方式中，顶端16A的顶端面在上下方向几乎没有变化，具有一定的面积。
一方电极12A与另一方电极12B相向配置，间隙17的大小例如以纳米等级控制在一定的范围。因此，因为能够自由地设计相向面16B的大小和间隙的大小，所以具有即使是纳米尺寸的电极也能形成非常大的容量的好处。此外，即使在第3实施方式中，也最好如图2所示设置密接层14A、14B。
在第1至第3实施方式中，作为半导体基板11A使用Si基板和/或GaAs基板等的各种半导体基板。绝缘层11B是利用SiO2、Si3N4等各种绝缘材料而形成。第1实施方式中的一方电极12A和另一方电极12B、以及第2实施方式中的金属层12C、12D可利用Au、Al、Ag、Cu、Ni等的金属形成。第2实施方式中的密接层14A、14B可利用Ti、Cr、Ni等形成。此外，金属层12C、12D可利用Au、Al、Ag、Cu、Ni等的其他或者相同的金属形成在密接层14A、14B上。
[器件]
对应用了前述的电极对10、20的器件10A、20A进行说明。此处的间隙17以具有纳米尺寸的方式设定，因此将间隙17称为“纳米间隙”，将那样的电极对称为“纳米间隙电极”。如图1以及图2的虚线所示，间隙17之间配置有金属纳米粒子或者功能性分子18(“功能性分子”也称为“功能分子”)，在该金属纳米粒子或者功能性分子18以及电极12上设置有绝缘层13。为了将绝缘层13与绝缘层11B区别开，有时将绝缘层11B称为第1绝缘层，将绝缘层13称为第2绝缘层。进而，如图1以及图2所示，为了对金属纳米粒子或者功能性分子18施加电位，在第2绝缘层13上设置有顶栅极19，在与一方电极12A以及另一方电极B同一面上设置有侧边栅极(未图示)。由此，在金属纳米粒子18和电极12之间形成隧道结，能够利用顶栅极19和/或侧边栅极调整金属纳米粒子的电位，构成单电子器件。此外，如果作为功能性分子18例如配置富勒烯(Fullerene)，则构成分子器件。如此能够提供利用了纳米间隙电极的纳米器件。
此处，第2绝缘层13自间隙17的最小区域不向基板11侧形成，而是在一方电极12A、另一方电极12B、第1绝缘层11B以及第2绝缘层13之间形成空间13A。如以往那样，第1绝缘层11B以及电极12的相对的顶端面相对于基板11为垂直的面，与该顶端面的下端与基板11接触的情况相比，变为如下所述。不论本发明的第1以及第2实施方式所涉及的电极对还是以往类型的电极对，如果在纳米间隙电极间施加电压，则电场强度在纳米间隙间成为最大。由此，在电极12A和电极12B之间施加的电压高效地施加在金属纳米粒子18和/或功能性分子18。在本实施方式的电极对，因为有空间13A，所以施加在第1绝缘层11B的电场强度的最大值比以往类型的电极对变低。在应用了纳米间隙电极的器件中，为了发挥该器件的存储功能和开关功能，在间隙部分施加电压。此时，也在第1绝缘层11B施加有电场，但是从减少泄漏电流，进而防止绝缘破坏的观点来说该电场强度越小就越出色。如上所述，在本发明的第1以及第2实施方式中，由于有空间13A，能够实现泄漏电流减小、高耐电压的纳米间隙电极。进而，对于本发明的第1以及第2实施方式涉及的电极对所具有的剖面构造，接近部16的剖面面积在三维上各向同性地减小且该剖面面积具有任意的尺寸。因此，能够控制导入纳米间隙电极间的纳米粒子和/或分子等的功能性材料的个数。具备这种剖面构造的器件能够调整顶栅极19和/或侧边栅极(未图示)和功能性材料间的静电容量，能够实现各种存储功能或者逻辑功能。
图4是本发明的实施方式涉及的器件的示意图。如图4所示，本发明的实施方式涉及的器件为光传导天线元件31，构成生成THz电磁波的系统30。光传导天线元件31是例如在平行传送线路(coplanartransmissionline)32连接天线33而构成，在天线33的中央具有微小的间隙。该间隙的尺寸通常以具有μm～数nm的等级的方式进行设定。在间隙间施加适当的直流偏置电压。
在THz电磁波生成器以及检测器中，使用蝶(butterfly)型，平行线(parallelline)型，蝴蝶结(Bowtie)型，对数螺旋(spiral)型，手指间隙(Fingergap)型，阵列(array)型等的天线。图4表示有天线33为双极(Di-pole)型的情况。使用毫微微(Femto)秒的脉冲激光在光导体中生成光载体，以亚皮秒(Subpicosecond)调制光传导电流，由此能够生成THz电磁波。
在图示的例子中，光传导天线元件31形成在GaAs基板34上，光传导天线元件31设置于由半导体形成的半球透镜35的平面上。在天线33的间隙，照射毫微微秒的激光，由此在基板34的光脉冲被照射的区域，也就是说，在天线33的正电极附近作为载体生成自由电子，生成的自由电子通过直流偏置电场，吸引向正电极，产生作为太赫兹波的放射源的瞬时电流。如此光传导电流流动，生成THz电磁波脉冲。
光照射时的光电流与由偏置电压生成的偏置电场成比例关系。天线的间隙长度变窄，则偏置电场与间隙长度的倒数成比例关系地变大。图5是沿图4的X4-X4线的概略剖面图。在本发明的实施方式中，与图1以及图2示出的纳米器件相同，在一方电极33A、另一方电极33B、基板34之间形成空间38。因为电极33通过形成垂直于基板34的一定尺寸的剖面，使得电极33的顶端部分自基板34不离开，所以与没有形成本发明的实施方式那样的空间38的以往类型的情况相比，本发明的实施方式在基板34施加的电场强度的最大值变大。即，一方电极33A和另一方电极33B具有帽檐结构，由此针对存在于基板34下方的半导体的电荷的感应效果比不具有帽檐结构的以往类型相比变大，间隙正下方的基板34表面的电极的延伸方向的电场强度的最大值变大。因此，在本发明的实施方式中，与使用基板和电极接触的部分的结构相比，由于通过无电解镀覆的帽檐结构的原因，能够在半导体基板34施加高电场，所以太赫兹波产生效率变高。
图4示出了作为生成器的系统，但是即使对于作为检测器的系统，也可以取代直流偏压而配置电流检测器即可，作为检测器的性能也由于容易被施加电场，所以检测效率变高。
在使用了第3实施方式涉及的电极对50的器件中，能够例举出使间隙变窄且使相向面积变大的电容。这样的电容具有较大容量。因此，在将这样的电极对50作为电容而具备的LC谐振器中，能够降低谐振频率。
[制作方法]
下面，对于本发明的各实施方式所涉及的纳米间隙电极的制作方法进行说明。以下以图2示出的纳米间隙电极为例进行说明。
第一步骤：在半导体基板11A上形成第1绝缘层11B。
第二步骤：在第1绝缘层11B上形成密接层14A、14B。
第三步骤：利用无电解镀覆法形成电极对，之后根据需要利用分子尺无电解镀覆法以间隙长度成为规定值的方式使间隙长度变窄。
具体地，在第二步骤中，例如，在第1绝缘层11B上以具有比最终的间隙长度大的间隙的方式形成密接层14A、14B。之后，以隔开间隔并成对的方式将种电极层12E、12F形成在密接层14A、14B上。如此，将以具有初期间隙的方式隔开间隔并形成了种电极对的基板准备为样品。
接着，在第三步骤中，通过无电解镀覆法形成电极对。此时，将样品浸入无电解镀液中。根据包含在镀液中的金属离子的浓度，来设定浸入时间。将样品浸入到镀液经过一定时间，就交换镀液。由此，能够形成平整(Flat)的表面。平整的表面未必限于平面，在有段差的部分也可以包含光滑的曲面。此处，所谓平整的平面，是相对于基准面凹凸的高度、深度在5nm以上30nm以下的意思。
在第三步骤中，如果减少镀液的交换次数以缩短在镀液中浸入的总的时间，就能够制作如第2实施方式那样的电极对。另一方面，如果增加镀液的交换次数以增长在镀液中浸入的总的时间，就能够制作如第3实施方式那样的电极对。
对于第三步进一步详细说明，应用碘无电解镀覆法(IodineElectrolessplatingmethod)在种电极层12E、12F上析出金属并形成金属层12C以及12D的一部分。然后，根据需要使用分子尺无电解镀覆法，析出金属，由此形成金属层12C以及12D的剩余部分。此时，不是必须采用分子尺无电解镀覆法，也可以只采用碘无电解镀覆法形成全部的金属层。碘无电解镀覆法以及分子尺无电解镀覆法是在镀覆和蚀刻共存的条件下进行镀覆的。在只优先发生镀覆的情况下，与平坦的表面相比突起状的尖部分的电解槽的电位梯度变陡。因此优先进行镀覆，表面容易出现凹凸。另一方面，在碘无电解镀覆法以及分子尺无电解镀覆法下，在尖部分优先进行了镀覆，其周围成为会被优先进行蚀刻的状态，其结果是发生蚀刻，尖部消失。基于这样的理由，用两镀覆法制作的电极表面光滑且平整，在全部电极表面镀覆与蚀刻共存地进行。不论哪个镀覆处理，优选的是分多次进行。这是为了防止：当镀覆时间变长时，进行镀覆的电极附近的状态自镀覆条件向蚀刻条件变化，因而析出的金属被蚀刻。基于这样的理由，电极表面变平整，以被镀覆的表面的曲率半径变大的方式进行镀覆，所以形成帽檐结构。
在碘无电解镀覆法和/或分子尺无电解镀覆法中将样品浸入无电解镀液。碘无电解镀覆法的无电解镀液是向包含金属离子的电解液混入还原剂进行制作。另一方面，分子尺无电解镀覆法的无电解镀液是向包含金属离子的电解液混入还原剂以及界面活性剂进行制作。当将样品浸入无电解镀液时，金属离子通过还原剂与金属表面的自催化反应来进行还原，金属在金属层的表面析出并形成金属层12C和金属层12D，种电极层12E、12F的间隙变窄。包含于无电解镀液的界面活性剂化学吸附在通过该析出形成的金属层12C、12D。界面活性剂将电极间的间隙长度控制在纳米尺寸。由于电解液中的金属离子通过还原剂被还原并析出金属，所以这样的方法被分类为无电解镀覆。在种电极层12E、12F上利用镀覆形成金属层12C、12D，得到电极12A、12B的对。此外，分子尺无电解镀金的镀覆温度根据界面活性剂的种类而不同。例如，在单烷基三甲基溴化铵(monoalkyltrimethylammoniumbromide)CnH2n+1N+(CH3)3Br-的情况下，n＝12、14、16、18的最适宜镀覆温度分别为60℃、65℃、73℃、78℃。通过应用在电极12A、12B表面将作为保护基的界面活性剂分子作为分子尺使用的无电解镀覆法，界面活性剂的分子控制间隙长度，能够再现性良好地且高精度地形成纳米间隙电极。之后，通过进行UV清洗以及/或者O2等离子体灰化，将电极12A、12B的表面附着的分子灰化处理，之后将碳除去。
之后，为了构成器件，如图2的点划线所示，将金属纳米粒子和/或功能性分子18导入纳米间隙间，应用CAT-CVD(CatalyticChemicalVaporDeposition，催化化学气相沉积)法和/或光CVD法等，形成第2绝缘层13。通过经过以上的工序，能得到图2所示的器件。
实施例
图6示意地表示由实施例制作的样品，图6(A)是剖视图，图6(B)是俯视图。此外，为了观察电极结构，在图6也一并表示了加工样品之后的状态。应用碘无电解镀覆法以及分子尺无电解镀覆法，用以下要领制作了图6所示的样品。
最初，准备在硅基板11A上的整个面设置有氧化硅膜11B的基板11，在该基板11上塗布抗蚀剂(Resist)，利用EB光刻(Lithography)技术来描绘间隙长度25nm的密接层14A、14B的图案。此时，在形成侧边栅极的区域内侧描绘密接层14C、14D的图案。显影后，利用EB蒸镀形成2nm的Ti层以作为密接层14A、14B、14C、14D，在密接层14A、14B、14C、14D上蒸镀10nm的Au，制作种电极层。
如以下那样准备碘无电解镀液。将一枚金箔(36mg)放到1.5ml(毫升)的碘酒中应用超声波清洗机将金溶解为[AuI4]-离子。加入0.6g的L(+)-抗坏血酸，在85℃下进行水浴，还原为[AuI2]-离子。将上清液取出放入其他容器，加入0.3g的L(+)-抗坏血酸，在85℃下进行水浴，以作为镀覆原液。
如以下那样进行镀覆。量取8ml的超纯水，加入8μl(微升)的镀覆原液，将样品以期望的时间、室温下浸入镀液。相对于镀覆原液的超纯水的稀释比例为1比1000。将该样品取出，进行在超纯水中的清洗(Rinse)、丙酮煮沸(Acetoneboil)、乙醇煮沸(Ethanolboil)，用氮气枪吹干样品。通过重复两次该镀覆工序，应用碘无电解镀覆法，对种电极层实施镀覆。
接着，准备另外的无电解镀液。作为分子尺，准备28ml的在烷基链两端具有三甲基铵基的六甲溴铵双(三甲基溴化铵)(Hexamethoniumbromidebis(Trimethylammoniumbromide))C6H12[N+(CH3)3Br-]2水溶液(25mM)。向其加入120μl的50mM的氯金酸HAuCl4溶液。再加入1ml或者2ml的醋酸(99.9％)。加入3.6ml的成为还原剂的L(+)-抗坏血酸(Ascorbicacid)(0.1M)，充分搅拌以作为镀液。在室温下将样品浸入该镀液25分钟，如此进行两次，来制作金属12C、12D、12X、12Y。此外，镀覆温度为25℃。
通过以上的工序，应用碘无电解镀覆法和分子尺无电解镀覆法制作纳米间隙电极。
之后，进行氧等离子体灰化，去除作为分子尺使用的界面活性剂的具有烷基链的分子的一部分。
图7是由实施例制作的纳米间隙电极的SEM图像的图。从该图像可以知道，第1电极和第2电极之间的间隙长度为1.98nm。这可以从即使在第1电极和第2电极之间扫描电压也在0.1pA等级以下得到证明。从上方观察的SEM图像可以看出，接近部在俯视观察时具有弯曲的形状，具体地，相对于宽度方向的中间面，跟前方向和纵深方向大致对称，而且可以知道在俯视观察时第1电极以及第2电极的各顶端部具有大致半圆弧状的轮廓。也可以知道，第1电极和第2电极之间形成的间隙的最短部分比主体部的宽度窄很多。
接着，为了观察由实施例制作的纳米间隙电极的剖面，按如下方式加工样品。如图6所示，在纳米间隙电极上作为绝缘层13堆积了50nm的SiN。在SiN的堆积，将样品设置于真空腔室内，导入硅烷气、氨气以及氢气并利用催化CVD法进行处理。之后，以覆盖纳米间隙部分的方式，作为保护层21、22，按顺序蒸镀5～10nm的铂，1～2μm的钨(tungsten)W。
之后，利用聚焦离子束(FIB)来加工样品。此时，应用了复合离子束装置，该复合离子束装置是将FIB柱(FIBcolumn)和SEM柱(SEMcolumn)在同一腔室内相对于样品具有一定角度地配置的装置。应用该装置，利用FIB在俯视观察时对第1以及第2电极的跟前制作大的漕，自各电极的侧面缓缓削去。
图8是表示样品加工后的纳米间隙电极的SEM图像和STEM图像的图。由图8可知，在纳米间隙电极的剖面部分上的间隙的接近部位于比氧化膜的上表面还向上方远离的位置，接近部位于剖面的大致中心位置。也就是说，综合考察图7的俯视观察时的SEM图像和图8的各图像，可以知道在Si基板11A的绝缘层11B上分别形成有纳米间隙电极12A，进一步可以知道，纳米间隙电极的顶端部不与绝缘层11B接触，接近部以如果将接近部分为上下部则上部以及下部的剖面的各曲率的中心分别位于主体部内的方式弯曲。
根据图7的俯视观察时的SEM图像和图8的剖面SEM图像以及STEM图像的结果可知，纳米间隙电极的接近部的各剖面面积相对于纳米间隙电极的宽度和高度小。纳米间隙电极的接近部的剖面面积的尺寸能够通过调整无电解镀覆的条件而调节。因此，纳米间隙电极的接近部的尺寸调整使得导入纳米间隙的顶端部以及其附近的功能和/或配置于纳米间隙的纳米粒子的数量的控制变为了可能，特别是通过设为能够导入多个纳米粒子的尺寸，能够抑制根据器件的电特性的偏差。
图9是样品加工后的纳米间隙电极的STEM图像以及其扩大图像的图。此外，在图像的下侧表示了图像的影像图。从该图像也能证明上述内容。图10(A)(B)以及(C)是样品的EELS(Electron.Energy-LossSpectroscopy)光谱图、氮(N)的峰值数的影像图、表示硅(Si)的峰值数的影像图。通过根据EELS的元素分析，浓淡的数据变为白色的部分表示该元素的密度高。
从图10的EELS分析结果可知，在间隙的上部堆积有SiN。另一方面可知，在间隙的下部只能观察到Si的峰值，且以没有被氮化的状态存在。
从该结果首次知道了，在利用CAT-CVD堆积作为钝化膜的SiN时，SiN不堆积在纳米间隙电极的接近部和基板面之间的区域，而存在空间。
在以上的实施例中，说明了电极对是纳米间隙电极的情况，但是对本领域技术人员来说当然知道通过调整无电解镀覆的时间，能够将间隙形成为μm～数nm等级。
因此，作为太赫兹光传导体天线，通过利用无电解镀覆法制作具有μm等级的间隙的电极对，构成天线的电极对自基板面离开而具有帽檐样子的接近部。因此，利用毫微微秒激光等激发时，变得容易在GaAs基板表面附近施加电场，能够提高THz电磁波的产生效率，相反，通过构成为检测器能够提高检测效率。
(比较例)
作为比较例制作如下样品。
最初，与实施例相同，准备在硅基板11A上的整个面设置有氧化硅膜11B的基板11，形成2nm的Ti层作为密接层14A、14B、14C、14D，在密接层14A、14B、14C、14D上蒸镀10nm的Au，制作种电极层。
接着，在碘酒溶液中溶解金箔时，以与实施例相比浓度高10倍的方式，相对于镀覆原液的超纯水的比例为1比100，作为还原剂加入L(+)-抗坏血酸，还原为[AuI2]-离子以作为镀液。通过重复两次在室温下将样品浸入镀液的步骤，应用碘无电解镀覆法，对种电极层实施镀覆。
接着，准备另外的无电解镀液。与实施例不同，氯金酸水溶液HAuCl4的浓度变为大约10倍。通过进行两次在室温下将样品浸入该镀液25分钟的步骤，来制作金属12C、12D、12X、12Y。
通过以上的工序，应用碘无电解镀覆法和分子尺无电解镀覆法制作纳米间隙电极。
图11是由比较例制作的样品的SEM图像。在比较例中可知，由于镀液的浓度高，所以表面的凹凸较大。由此可知，镀液的浓度需要在规定的范围内。
此外，将碘镀覆时的镀覆原液的稀释比例和分子尺无电解的氯金酸的浓度变化时，可知如下条件为优选。
碘镀覆时的镀覆原液的稀释比例优选为500倍～2000倍。
分子尺无电解的氯金酸的浓度优选为0.1mM～0.5mM。

Claims (9)

1.一种电极对，其特征在于：
一方电极和另一方电极以具有间隙并面对面的方式设置于同一面上；
所述一方电极和所述另一方电极的面对面部分以随着相互接近而自所述面远离的方式弯曲。
2.根据权利要求1所述的电极对，其特征在于：
所述一方电极以及所述另一方电极分别具备：朝一方向延伸的主体部，以及自该主体部以相互的顶端面对面的方式延伸并接近的接近部，
所述主体部与所述面接触，所述接近部不与所述面接触且所述接近部以随着接近所述顶端而自所述面远离的方式弯曲。
3.根据权利要求2所述的电极对，其特征在于：
所述接近部具有凸的外形曲面，该凸的外形曲面形成为相对于自所述主体部朝向所述顶端的轴垂直的剖面面积随着接近所述顶端而变小。
4.根据权利要求2所述的电极对，其特征在于：
所述一方电极和所述另一方电极分别包括：金属层，以及设置于该金属层和所述面之间并将该金属层密接于所述面的密接层，
所述接近部包括所述金属层。
5.一种器件用基板，其特征在于，具备：基板、以一方电极和另一方电极具有间隙的方式设置于所述基板上的电极对、以及以覆盖所述电极对的方式设置的绝缘层，
在所述一方电极、所述另一方电极、还有所述基板以及所述绝缘层之间形成有空间。
6.一种器件，其特征在于：
以具有纳米间隙的方式具备如权利要求1至4中任一项所述的电极对，
将所述一方电极以及所述另一方电极作为源极、漏极的各电极，
在所述纳米间隙配置有纳米粒子或者功能性分子。
7.一种器件，其特征在于：
将如权利要求1至4中任一项所述的电极对作为光传导天线。
8.一种电极对的制作方法，其特征在于：
将以具有初期间隙的方式隔开间隔地形成有种电极对的基板准备为样品，
将所述样品浸入无电解镀液时，当经过一定时间则交换所述无电解镀液。
9.根据权利要求8所述的电极对的制作方法，其特征在于：
通过调整所述无电解电镀液的交换次数，使一方电极和另一方电极之间的间隙保持在一定，并且使相向的面沿纵向延伸。
CN201480047142.1A 2013-09-06 2014-03-09 电极对、其制作方法、器件用基板以及器件 Active CN105474398B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013185650 2013-09-06
JPJP2013-185650 2013-09-06
PCT/JP2014/056081 WO2015033600A1 (ja) 2013-09-06 2014-03-09 電極対、その作製方法、デバイス用基板及びデバイス

Publications (2)

Publication Number Publication Date
CN105474398A true CN105474398A (zh) 2016-04-06
CN105474398B CN105474398B (zh) 2018-11-13

Family

ID=52628095

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480047142.1A Active CN105474398B (zh) 2013-09-06 2014-03-09 电极对、其制作方法、器件用基板以及器件

Country Status (7)

Country Link
US (1) US10164080B2 (zh)
EP (1) EP3043386B1 (zh)
JP (1) JP6283963B2 (zh)
KR (1) KR102150053B1 (zh)
CN (1) CN105474398B (zh)
TW (1) TWI629789B (zh)
WO (1) WO2015033600A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180051487A (ko) * 2015-07-01 2018-05-16 더 유니버시티 오브 캔터베리 신경형태 망
NL2015262B9 (en) * 2015-08-04 2017-04-10 Univ Delft Tech Photoconductive antenna array.
TWI772618B (zh) * 2018-03-02 2022-08-01 國立研究開發法人科學技術振興機構 奈米縫隙電極及其製作方法以及具有奈米縫隙電極的奈米裝置
CN113826004A (zh) * 2019-03-26 2021-12-21 罗斯威尔生命技术公司 可调谐纳米柱和纳米间隙电极结构及其方法
JP7237388B2 (ja) * 2019-12-03 2023-03-13 国立研究開発法人科学技術振興機構 ナノポア構造体、ナノポア構造体を含む塩基配列解析装置
KR102458236B1 (ko) * 2021-08-25 2022-10-25 한국전자통신연구원 테라헤르츠 소자의 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080108227A1 (en) * 2006-02-06 2008-05-08 Matsushita Electric Industrial Co., Ltd. Method for producing single electron semiconductor element
CN101226879A (zh) * 2007-01-18 2008-07-23 中国科学院化学研究所 一种纳米间隙电极的制备方法
CN101245470A (zh) * 2008-03-18 2008-08-20 北京大学 一种制备纳米尺度间隙金属电极对的方法
JP2008192712A (ja) * 2007-02-01 2008-08-21 Japan Science & Technology Agency トンネル磁気抵抗素子
WO2012121067A1 (ja) * 2011-03-08 2012-09-13 独立行政法人科学技術振興機構 ナノギャップ長を有する電極構造の作製方法並びにそれにより得られるナノギャップ長を有する電極構造及びナノデバイス

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2002353778A1 (en) * 2001-08-14 2003-03-18 The Penn State Research Foundation Fabrication of molecular scale devices using fluidic assembly
JP3974429B2 (ja) * 2002-02-28 2007-09-12 株式会社東芝 乱数発生素子
US6673717B1 (en) * 2002-06-26 2004-01-06 Quantum Logic Devices, Inc. Methods for fabricating nanopores for single-electron devices
US20060225994A1 (en) * 2002-08-23 2006-10-12 Eamax Corporation Electrode forming method
US20060134442A1 (en) * 2002-12-27 2006-06-22 Minoru Sugiyama Method for electroless plating
US6791338B1 (en) 2003-01-31 2004-09-14 Hewlett-Packard Development Company, L.P. Gated nanoscale switch having channel of molecular wires
JP2005276892A (ja) 2004-03-23 2005-10-06 Kyocera Corp 配線基板
KR100615237B1 (ko) * 2004-08-07 2006-08-25 삼성에스디아이 주식회사 박막 트랜지스터 및 그의 제조방법
JP2008288346A (ja) * 2007-05-16 2008-11-27 Hiroshima Univ 半導体素子
US20090130427A1 (en) * 2007-10-22 2009-05-21 The Regents Of The University Of California Nanomaterial facilitated laser transfer
JP5281847B2 (ja) * 2008-08-19 2013-09-04 独立行政法人科学技術振興機構 複合材料及びその製造方法、並びにその製造装置
KR20110061827A (ko) 2009-12-02 2011-06-10 한국전자통신연구원 다결정 갈륨비소 박막을 포함하는 광전도체 소자 및 그 제조방법
JP5526341B2 (ja) 2010-02-25 2014-06-18 独立行政法人産業技術総合研究所 スイッチング素子
JP2012047595A (ja) 2010-08-26 2012-03-08 Hiroshima Univ テラヘルツ波検出装置
KR101312515B1 (ko) 2011-04-26 2013-10-01 주식회사 포스코 아연도금강판의 탈지용 롤장치
JP5797989B2 (ja) 2011-09-13 2015-10-21 パイオニア株式会社 アンテナ素子およびアンテナ素子の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080108227A1 (en) * 2006-02-06 2008-05-08 Matsushita Electric Industrial Co., Ltd. Method for producing single electron semiconductor element
CN101226879A (zh) * 2007-01-18 2008-07-23 中国科学院化学研究所 一种纳米间隙电极的制备方法
JP2008192712A (ja) * 2007-02-01 2008-08-21 Japan Science & Technology Agency トンネル磁気抵抗素子
CN101245470A (zh) * 2008-03-18 2008-08-20 北京大学 一种制备纳米尺度间隙金属电极对的方法
WO2012121067A1 (ja) * 2011-03-08 2012-09-13 独立行政法人科学技術振興機構 ナノギャップ長を有する電極構造の作製方法並びにそれにより得られるナノギャップ長を有する電極構造及びナノデバイス

Also Published As

Publication number Publication date
JPWO2015033600A1 (ja) 2017-03-02
TWI629789B (zh) 2018-07-11
TW201511274A (zh) 2015-03-16
KR20160050019A (ko) 2016-05-10
KR102150053B1 (ko) 2020-08-31
CN105474398B (zh) 2018-11-13
US20160197172A1 (en) 2016-07-07
EP3043386A1 (en) 2016-07-13
EP3043386A4 (en) 2017-06-07
JP6283963B2 (ja) 2018-02-28
WO2015033600A1 (ja) 2015-03-12
EP3043386B1 (en) 2019-01-09
US10164080B2 (en) 2018-12-25

Similar Documents

Publication Publication Date Title
CN105474398A (zh) 电极对、其制作方法、器件用基板以及器件
Friedl et al. Template-assisted scalable nanowire networks
Jeon et al. Epitaxial synthesis of molybdenum carbide and formation of a Mo2C/MoS2 hybrid structure via chemical conversion of molybdenum disulfide
Suenaga et al. Surface-mediated aligned growth of monolayer MoS2 and in-plane heterostructures with graphene on sapphire
KR101572228B1 (ko) 나노 갭 길이를 가지는 전극 구조의 제작 방법 및 그것에 의해 얻어지는 나노 갭 길이를 가지는 전극 구조, 및 나노 디바이스
Bar-Ziv et al. Au-MoS2 hybrids as hydrogen evolution electrocatalysts
Li et al. Molybdenum disulfide nanowires and nanoribbons by electrochemical/chemical synthesis
Noh et al. Branched TiO2/Si nanostructures for enhanced photoelectrochemical water splitting
Tan et al. Facet-dependent electrical conductivity properties of PbS nanocrystals
US9502674B2 (en) Carbon nanotube neuron device and method for making the same
Wagstaffe et al. Structure and reactivity of a model oxide supported silver nanocluster catalyst studied by near ambient pressure X-ray photoelectron spectroscopy
TWI591801B (zh) 奈米裝置、積體電路及奈米裝置的製造方法
Lee et al. Defect-induced in situ atomic doping in transition metal dichalcogenides via liquid-phase synthesis toward efficient electrochemical activity
Oh et al. Tracking underpotential deposition of copper on individual silver nanocubes by real-time single-particle plasmon scattering imaging
Shen et al. Synthesis of metal-capped semiconductor nanowires from heterodimer nanoparticle catalysts
Cosentino et al. Role of Au x Pt1–x clusters in the enhancement of the electrochemical activity of ZnO nanorod electrodes
Zhang et al. Selective growth of stacking fault free⟨ 100⟩ nanowires on a polycrystalline substrate for energy conversion application
Shin et al. Anodically induced chemical etching of GaAs Wafers for a GaAs nanowire-based flexible terahertz wave emitter
Chen et al. Conductance switching in molecular self-assembled monolayers for application of data storage
Hever et al. Fluorination effects on the structural stability and electronic properties of sp3-type silicon nanotubes
Walke et al. Unusual defect-related room-temperature emission from WS2 monolayers synthesized through a potassium-based precursor
Lu et al. Regioselective Construction of Chemically Transformed Phosphide–Metal Nanoheterostructures for Enhanced Hydrogen Evolution Catalysis
EP3261982A1 (en) Self-processing synthesis of hybrid nanostructures
Simonoff et al. Preseeded Optical Scatterers as a Template for Enhancing Order in Inorganic Phototropic Growth
CN105144388A (zh) 逻辑计算元件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant