KR20160050019A - 전극쌍, 그 제작 방법, 디바이스용 기판 및 디바이스 - Google Patents

전극쌍, 그 제작 방법, 디바이스용 기판 및 디바이스 Download PDF

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Abstract

디바이스의 성능을 양호한 정밀도로 발휘시킬 수 있는 전극쌍 및 그 제작 방법과, 디바이스용 기판 및 디바이스를 제공한다. 전극쌍(10)은, 한쪽의 전극(10A)과 다른 쪽의 전극(12B)이 갭(17)을 가지고 마주보도록 동일 면 상에 설치되어 있고, 한쪽의 전극(12A)과 다른 쪽의 전극(12B)의 마주보는 부분이, 서로 가까워짐에 따라 그 면으로부터 멀어지도록 만곡되어 있다. 이 전극쌍(10)은, 초기 갭을 가지도록 간격을 두고 시드 전극의 쌍이 형성된 기판을 샘플로서 준비하고, 샘플을 무전해 도금액에 침지할 때, 일정 시간 경과하면 무전해 도금액을 교환하고, 그 교환 횟수를 조정함으로써 제작된다. 그 결과, 한쪽의 전극(12A)과 다른 쪽의 전극(12B)과의 간극을 일정하게 유지하면서, 대향하는 면을 세로 방향으로 조정할 수 있다.

Description

전극쌍, 그 제작 방법, 디바이스용 기판 및 디바이스{ELECTRODE PAIR, METHOD FOR PRODUCING SAME, SUBSTRATE FOR DEVICE, AND DEVICE}
본 발명은, 갭을 가지는 전극쌍, 그 제작 방법, 디바이스용 기판 및 디바이스에 관한 것이다.
나노 갭을 가지도록 쌍이 되는 전극을 서로 마주보게 하고, 그 나노 갭에 나노 입자나 분자를 배치하여 구성한 디바이스는, 스위칭 기능이나 메모리 기능을 가지므로, 새로운 디바이스로서 유망시되고 있다. 본 발명자들은, 무전해 금도금에 의해 제작한 나노 갭 전극에 대하여 화학적으로 합성한 금 나노 입자를 도입하여 단전자 트랜지스터(Single Electron Transistor: SET)를 조립하고, 상온에서 동작하는 SET 집적 회로를 구축하는 것을 목표로 하고 있다(비특허 문헌 1). 또한, 5㎚ 이하의 갭 길이를 가지는 나노 갭 전극을 90%의 수율로 제작하는 것에 성공하고(비특허 문헌 2), 또한, 계면활성제 분자를 템플레이트로서 사용한 「분자 자 무전해 금도금법」(Molecular Ruler Electroless Gold Plating: MoREGP)을 개발하고, 2㎚의 갭 길이를 가지는 나노 갭 전극을 양호한 재현성으로 제작하는 기술을 확립하여 왔다(특허 문헌 1).
특허 문헌 1 : 국제 공개 2012/121067호
비특허 문헌 1 : K. Maeda, Y. Majima et al, ACS Nano, 6, 2798 (2012) 비특허 문헌 2 : Victor M. Serdio V., Yasuo Azuma, Shuhei Takeshita, Taro Muraki, Toshiharu Teranishi and Yutaka Majima, Nanoscale, 4, 7161 (2012)
그러나, 특허 문헌 1의 기술로 제작한 나노 갭 전극의 구조의 상세, 특히 단면(斷面) 구조의 상세한 사항은 알 수 없어, 나노 갭 전극을 사용한 디바이스의 창성에 지장을 초래하고 있었다. 단면 구조는, 나노 갭 전극 사이에 도입되는 나노 입자나 분자 등의 기능성 재료의 개수를 제어하고, 게이트 전극과 기능성 재료 사이의 정전(靜電) 용량, 즉 게이트 용량을 좌우하기 때문이다. 또한, 나노 갭에 한정되지 않고, 매끄러운 표면을 가지고 갭을 유지하면서 대향 면적을 조정하여 전극쌍을 제작하는 것이 요망되고 있다. 이로써, 디바이스의 성능이 정해지기 때문이다.
그래서, 본 발명의 목적은, 상기 문제점을 해결하기 위하여, 디바이스의 성능을 양호한 정밀도로 발휘하게 할 수 있는 전극쌍 및 그 제작 방법과, 그 전극쌍을 구비한 디바이스용 기판 및 디바이스를 제공하는 것에 있다.
상기 목적을 달성하기 위하여, 본 발명에서는 다음과 같은 수단을 강구할 수 있다.
[1] 한쪽의 전극과 다른 쪽의 전극이 갭을 가지고 마주보도록 동일 면 상에 설치되고,
상기 한쪽의 전극과 상기 다른 쪽의 전극의 마주보는 부분이, 서로 가까워짐에 따라 상기 면으로부터 멀어지도록 만곡되어 있는, 전극쌍이다.
[2] 상기 한쪽의 전극 및 상기 다른 쪽의 전극이, 일방향으로 연장된 본체부와, 상기 본체부로부터 서로의 선단이 마주보도록 연장되어 근접하는 근접부를 각각 구비하고,
상기 본체부가 상기 면에 접촉되어 있고, 상기 근접부가 상기 면에 접촉되어 있지 않아 상기 근접부가 상기 선단에 가까워짐에 따라 상기 면으로부터 멀어지도록 만곡되어 있는, 상기 [1]에 기재된 전극쌍이다.
[3] 상기 근접부는, 상기 본체부로부터 상기 선단을 향하는 축에 대하여 수직인 단면적(斷面績)이 상기 선단에 가까워짐에 따라 작아지는 볼록한 외형 곡면을 가지고 있는, 상기 [2]에 기재된 전극쌍이다.
[4] 상기 한쪽의 전극과 상기 다른 쪽의 전극이, 각각, 금속층과, 상기 금속층과 상기 면 사이에 설치되어 상기 금속층을 상기 면에 밀착시키는 밀착층으로 구성되며,
상기 근접부가 상기 금속층으로 구성되어 있는, 상기 [2]에 기재된 전극쌍이다.
[5] 기판과, 한쪽의 전극과 다른 쪽의 전극이 갭을 가지도록 상기 기판 상에 설치된 전극의 쌍과, 상기 전극의 쌍을 덮도록 설치된 절연층을 구비하고,
상기 한쪽의 전극과, 상기 다른 쪽의 전극과, 또한 상기 기판 및 상기 절연층 사이에 공간이 형성되어 있는, 디바이스용 기판이다.
[6] 상기 [1] 내지 [4] 중 어느 하나에 기재된 전극쌍이 나노 갭을 가지도록 구비되고,
상기 한쪽의 전극 및 상기 다른 쪽의 전극을 소스, 드레인의 각 전극으로 하고,
상기 나노 갭에, 나노 입자 또는 기능성 분자가 배치되어 있는, 디바이스이다.
[7] 상기 [1] 내지 [4] 중 어느 하나에 기재된 전극쌍을 광 전도 안테나로 하는, 디바이스이다.
[8] 초기 갭을 가지도록 간격을 두고 시드 전극(seed electrode)의 쌍이 형성된 기판을 샘플로서 준비하고,
상기 샘플을 무전해 도금액에 침지할 때, 일정 시간 경과하면 상기 무전해 도금액을 교환하는, 전극쌍의 제작 방법이다.
[9] 상기 무전해 도금액을 교환하는 횟수를 조정함으로써, 한쪽의 전극과 다른 쪽의 전극의 간극을 일정하게 유지하면서, 대향하는 면을 세로 방향으로 연장하는, 상기 [8]에 기재된 전극쌍의 제작 방법이다.
본 발명에 의하면, 한쪽의 전극과 다른 쪽의 전극이 마주보도록 동일 면 상에 배치되고, 한쪽의 전극과 다른 쪽의 전극의 마주보는 부분이, 서로 가까워짐에 따라 그 면으로부터 멀어지도록 만곡되어 있다. 그러므로, 전극 사이에 작은 전압을 인가함으로써 갭 사이에 강한 전계를 인가할 수 있다. 따라서, 갭에 나노 입자나 분자를 배치하여 디바이스를 구성하거나, 전극쌍을 광 전도 안테나로서 이용하여 디바이스를 구성함으로써, 각 디바이스의 성능을 효율적으로 실현할 수 있다. 또한, 본 발명에 의하면, 초기 갭을 가지도록 간격을 두고 시드 전극의 쌍이 형성된 기판을 샘플로서 준비하고, 샘플을 무전해 도금액에 침지할 때, 일정 시간 경과하면 무전해 도금액을 교환한다. 따라서, 매끄러운 표면을 가지고 갭을 유지하면서 대향 면적을 조정하여 전극쌍을 제작할 수 있다.
도 1은 본 발명의 제1 실시 형태에 관한 전극쌍을 나타내고, 도 1의 (A)는 도 1의 (B)의 X1-X1선을 따른 단면도, 도 1의 (B)는 평면도이다.
도 2는 본 발명의 제2 실시 형태에 관한 전극쌍을 나타내고, 도 2의 (A)는 도 1의 (B)의 X2-X2선을 따른 단면도, 도 2의 (B)는 평면도이다.
도 3은 본 발명의 제3 실시 형태에 관한 전극쌍을 나타내고, 도 3의 (A)는 도 3의 (B)의 X3-X3선을 따른 단면도, 도 3의 (B)는 평면도이다.
도 4는 본 발명의 실시 형태에 관한 디바이스의 모식도이다.
도 5는 도 4의 X4-X4선을 따른 개략 단면도이다.
도 6은 실시예에서 제작한 샘플을 모식적으로 나타내고, 도 6의 (A)는 단면도, 도 6의 (B)는 평면도이다.
도 7은 실시예에서 제작한 나노 갭 전극의 SEM상의 도면이다.
도 8은 샘플 가공 후의 나노 갭 전극의 SEM상과 STEM상의 도면이다.
도 9의 (A)는 샘플 가공 후의 나노 갭 전극의 STEM상 및 그 확대상의 도면, 도 9의 (B)는 도 9의 (A)의 선도(線圖)이다.
도 10의 (A), 도 10의 (B) 및 도 10의 (C)는, 각각, 샘플의 EELS 스펙트럼 이미지, 질소(N)의 피크 카운트 수의 이미지 도면, 실리콘(Si)의 피크 카운트 수를 나타낸 이미지 도면이다.
도 11은 비교예에서 제작한 나노 갭 전극의 SEM상의 도면이다.
이하, 도면을 참조하면서 본 발명의 실시 형태를 설명하지만, 특허청구의 범위에 기재한 발명의 범위에 있어서 적절히 변경하여 실시할 수 있다.
[전극쌍 및 이것을 구비한 디바이스용 기판]
도 1은, 본 발명의 제1 실시 형태에 관한 전극쌍을 나타내고, 도 1의 (A)는 도 1의 (B)의 X1-X1선을 따른 단면도이며, 도 1의 (B)는 평면도이다. 본 발명의 실시 형태에 관한 전극쌍(10)은, 한쪽의 전극(12A)과 다른 쪽의 전극(12B)이 갭(17)을 가지고 마주보도록 동일 면 상에 설치되어 구성되어 있고, 한쪽의 전극(12A)과 다른 쪽의 전극(12B)의 마주보는 부분이, 서로 가까워짐에 따라 그 면으로부터 멀어지도록 만곡되어 있다. 이하, 그 면이 기판(11)의 표면인 경우를 예로 들어 설명한다.
전극쌍(10)은, 도 1에 나타낸 바와 같이, 반도체 기판(11A) 상에 절연층(11B)을 가지고 구성된 기판(11) 상에, 나노 갭을 가지도록 마주보게 설치된 한쪽의 전극(12A) 및 다른 쪽의 전극(12B)으로 구성된다.
한쪽의 전극(12A) 및 다른 쪽의 전극(12B)은, 각각, 도 1에 나타낸 바와 같이 일방향으로 연장된 본체부(15)와, 본체부(15)로부터 마주보고 각 선단(16A)이 서로 근접하도록 연장되는 근접부(16)를 구비한다. 각 근접부(16)는, 상대하는 전극(12)[이하, 한쪽의 전극과 다른 쪽의 전극을 구별하지 않는 경우에는 단지 전극(12)으로 표기하기로 함]을 향해 평면에서 볼 때 본체부(15)로부터 축 방향으로 연장되는, 각 선단(16A)끼리 갭(17)을 형성한다. 갭(17)은, 디바이스에 따라 설정되고, 한쪽의 전극(12A)의 선단(16A)과 다른 쪽의 전극(12B)의 선단(16A)의 거리가 예를 들면, 수㎛이어도 되고, 수㎚, 예를 들면, 0.3㎚∼12㎚이어도 된다. 도 1의 (A), 도 1의 (B)에 나타낸 바와 같이, 일방향을 x 방향, 전극(12)의 폭 방향을 y 방향, 전극(12)의 두께 방향을 z 방향으로 부르기로 한다. 한쪽의 전극(12A)의 선단(16A)과 다른 쪽의 전극(12B)의 선단(16A)은 갭(17)을 가지면서 상대하고 있고, 갭(17)의 y 방향의 길이는 무전해 도금의 용액 및 도금 조건에 따라 정해지고, 0.3㎚ 이상이어도 되고, 본체부(15)의 y 방향의 폭의 9할 정도여도 된다.
본 발명의 제1 실시 형태에서는, 본체부(15)는 절연층(11B)에 접촉되어 있고, 근접부(16)가 절연층(11B)에 접촉되어 있지 않고, 근접부(16)가 선단(16A)에 가까워짐에 따라 절연층(11B)으로부터 멀어지도록 만곡되어 있다. 근접부(16)는, 본체부(15)로부터 선단(16A)을 향하는 축에 대하여 수직인 단면이 선단(16A)으로 됨에 따라 작아지는 볼록한 외형 곡면을 가지고 있다. 즉, 본체부(15)의 축 방향(x 방향)에 직교하는 단면적이 선단(16A)에 가까워짐에 따라 작아지고, 선단(16A)이 최소의 단면적, 즉 최소의 치수로 된다. 근접부(16)는 본체부(15)와 달리, 마치 차양과 같이 근접부(16)의 바로 아래에서는 「빔(空)」의 상태이며, 공간(13A)이 형성되어 있다. 이와 같은 공간을 형성하는 근접부(16)의 형상을 「차양 구조」라고 한다.
도 1의 (A)에 나타낸 바와 같이, 근접부(16)는, 전극(12)의 두께 방향(z 방향)의 대략 중간 면에 대하여 상하로 대략 대칭인 것이 바람직하다. 특히, 전극(12)의 본체부(15)가 연장되는 축선(X1-X1선)을 포함하여 기판(11)에 수직인 단면 형상 중 상부(16P)와 하부(16Q)가, 각각 대략 원호나 타원호와 같은 2차 곡선의 일부와 같이 만곡되어 있으면 된다. 또한, 근접부(16)는, 전극(12)의 폭 방향(y 방향)의 대략 중간 면에 대하여 대략 대칭인 것이 바람직하다. 특히, 전극(12)의 폭 방향의 선을 포함하여 기판(11)에 수직인 단면 형상 중, 앞쪽 부분(16R)과 안쪽 부분(16S)이, 각각 대략 원호나 타원호와 같은 2차 곡선의 일부와 같이 만곡되어 있다. 근접부(16)의 구조에 있어서, 전극(12)의 본체부(15)가 연장되는 축선을 포함하여 기판(11)에 수직인 단면 형상 중, 상부(16P) 및 하부(16Q)의 각 곡률 중심과, 전극(12)의 폭 방향의 선을 포함하여 기판(11)에 수직인 단면 형상 중, 앞쪽 부분(16R) 및 안쪽 부분(16S)의 곡률 중심은, 모두 근접부(16) 내에 존재한다.
도 2는, 본 발명의 제2 실시 형태에 관한 전극쌍을 나타내고, 도 2의 (A)는 도 2의 (B)의 X2-X2선을 따른 단면도이며, 도 2의 (B)는 평면도이다. 도 1에 나타낸 전극쌍과 동일 또는 대응하는 부위에 대해서는 동일한 부호가 부여되어 있다. 제2 실시 형태에서는, 절연층(11B) 상에 갭을 가지도록 밀착층(14A, 14B)의 쌍이 설치되고, 밀착층(14A, 14B)의 쌍의 각각에 금속층(12C, 12D)가 설치되어 있는 점에서 상이하다.
제2 실시 형태에서는, 한쪽의 전극(12A)이 밀착층(14A) 및 금속층(12C)으로 구성되며, 다른 쪽의 전극(12B)이 밀착층(14B) 및 금속층(12D)으로 구성된다. 도 2에 나타낸 바와 같이, 각 근접부(16)는, 금속층(12C, 12D) 중 밀착층(14A, 14B)과 접촉되어 있지 않은 부위로만 구성된다. 따라서, 제1 실시 형태와 마찬가지로, 근접부(16)가 절연층(11B)에 접촉되어 있지 않고 근접부(16)가 선단에 가까워짐에 따라 절연층(11B)으로부터 멀어지도록 만곡되어 있다. 근접부(16)는, 본체부(15)로부터 선단(16A)을 향하는 축에 대하여 수직인 단면이, 선단(16A)에 가까워짐에 따라 작아지는 볼록한 외형 곡면을 가지고 있다. 즉, 본체부(15)의 축 방향(x 방향)에 직교하는 단면적이 작아져, 선단(16A)이 최소의 면적으로 된다.
제2 실시 형태에 있어서는, 금속층(12C) 및 금속층(12D)이 밀착층(14A, 14B)을 개재하여 절연층(12) 상에 설치되어 있으므로, 금속층(12C) 및 금속층(12D)이 절연층(11B)으로부터 박리되기 어렵다.
도 3은, 본 발명의 제3 실시 형태에 관한 전극쌍(50)을 나타내고, 도 3의 (A)는 도 3의 (B)의 X3-X3선을 따른 단면도이며, 도 3의 (B)는 평면도이다. 도 1에 나타낸 전극쌍과 동일 또는 대응하는 부위에는 동일한 부호가 부여되어 있다. 제3 실시 형태는, 제1 실시 형태와 다음의 점에서 상이하다. 즉, 한쪽의 전극(12A)과 다른 쪽의 전극(12B)이, 일정한 범위의 갭을 유지하면서 대향면(16B)으로 마주보고 있고, 대향면(16B)이 일정한 면적을 가지고 있는 점에서 상이하다. 일정한 면적이란, 전극 폭을 10㎚∼80㎚, 전극 높이를 2㎚∼70㎚로 하면, 예를 들면, 20㎚2∼560㎚2의 범위이다. 한쪽의 전극(12A) 및 다른 쪽의 전극(12B)은, 제1 및 제2 실시 형태와 비교하여 큰 두께, 즉 높이를 가진다. 제3 실시예에서도, 본체부(15)는 절연층(11B)에 접촉되어 있고, 근접부(16)가 절연층(11B)에 접촉되어 있지 않고, 근접부(16)가 선단(16A)에 가까워짐에 따라 절연층(11B)으로부터 멀어지도록 만곡되어 있다. 또한, 근접부(16)는, 본체부(15)로부터 선단(16A)을 향하는 축에 대하여 수직인 단면이, 선단(16A)으로 됨에 따라 작아지는 볼록한 외형 곡면을 가지고 있다. 즉, 본체부(15)의 축 방향(x 방향)에 직교하는 단면적이 선단(16A)에 가까워짐에 따라 작아져, 선단(16A)이 최소의 단면적으로 된다. 제3 실시 형태에서는, 선단(16A)의 선단의 면이 상하 방향으로 거의 변화되지 않고, 일정한 면적을 가진다.
한쪽의 전극(12A)과 다른 쪽의 전극(12B)은 대향하여 배치되어 있고, 갭(17)의 크기가 예를 들면, 나노미터 오더로 일정한 범위에 들어간다. 따라서, 대향면(16B)의 크기와 갭의 크기를 자유롭게 설계할 수 있으므로, 나노 사이즈의 전극이어도 매우 큰 용량을 형성할 수 있다는 장점이 있다. 그리고, 제3 실시 형태에 있어서도, 도 2에 나타낸 바와 같이 밀착층(14A, 14B)을 설치하는 것이 바람직하다.
제1 내지 제3 실시 형태에서는, 반도체 기판(11A)으로서 Si 기판이나 GaAs 기판 등의 각종 반도체 기판이 사용된다. 절연층(11B)은, SiO2, Si3N4 등 각종 절연 재료에 의해 형성된다. 제1 실시 형태에서의 한쪽의 전극(12A) 및 다른 쪽의 전극(12B), 제2 실시 형태에서의 금속층(12C, 12D)은, Au, Al, Ag, Cu, Ni 등의 금속에 의해 형성될 수 있다. 제2 실시 형태에서의 밀착층(14A, 14B)은 Ti, Cr, Ni 등으로 형성될 수 있다. 그리고, 금속층(12C, 12D)은, 밀착층(14A, 14B) 상에 Au, Al, Ag, Cu, Ni 등의 다른 또는 동일한 금속으로 형성될 수 있다.
[디바이스]
전술한 전극쌍(10, 20)을 사용한 디바이스(10A, 20A)를 설명한다. 여기서의 갭(17)은 나노 사이즈를 가지도록 설정되므로, 갭(17)이 「나노 갭」이라고 불리고, 그와 같은 전극쌍이 「나노 갭 전극」이라고 불린다. 도 1 및 도 2에 점선으로 나타낸 바와 같이, 갭(17) 사이에, 금속 나노 입자나 기능성 분자(「기능성 분자」는 「기능 분자」라고도 불림)(18)를 배치하고, 그 금속 나노 입자나 기능성 분자(18) 및 전극(12) 상에 절연층(13)을 설치한다. 절연층(13)을 절연층(11B)과 구별하기 위하여, 절연층(11B)을 제1 절연층이라고 부르고, 절연층(13)을 제2 절연층이라고 부르는 경우가 있다. 또한, 도 1 및 도 2에 나타낸 바와 같이, 금속 나노 입자나 기능성 분자(18)에 대하여 전위를 인가하기 위하여, 제2 절연층(13) 상에 탑 게이트(19)를 설치하고, 한쪽의 전극(12A) 및 다른 쪽의 전극(B)과 동일 면 상에 사이드 게이트(도시하지 않음)를 설치한다. 이로써, 금속 나노 입자(18)와 전극(12) 사이에 터널 접합이 형성되고, 탑 게이트(19)나 사이드 게이트에 의해 금속 나노 입자의 전위를 조정할 수 있고, 단전자 디바이스가 구성된다. 또한, 기능성 분자(18)로서, 예를 들면, 플러렌을 배치하면, 분자 디바이스가 구성된다. 이와 같이 나노 갭 전극을 이용한 나노 디바이스를 제공할 수 있다.
여기서, 제2 절연층(13)은, 갭(17)의 가장 작은 영역으로부터 기판(11)측에는 형성되지 않고, 한쪽의 전극(12A), 다른 쪽의 전극(12B), 제1 절연층(11B) 및 제2 절연층(13)의 사이에 공간(13A)이 형성되어 있다. 종래와 같이, 제1 절연층(11B) 및 전극(12)의 상대하는 선단면이 기판(11)에 대하여 수직인 면으로서, 그 선단면의 하단이 기판(11)에 접촉되고 있는 경우와 비교하면, 다음과 같이 된다. 본 발명의 제1 및 제2 실시 형태에 관한 전극쌍, 종래형의 전극쌍의 어느 쪽에 있어서도, 나노 갭 전극 사이에 전압이 인가되면, 전계 강도는 나노 갭 사이에서 최대가 된다. 이로써, 전극(12A)과 전극(12B) 사이에 인가한 전압이 효율적으로 금속 나노 입자(18)나 기능성 분자(18)에 가해지게 된다. 본 실시 형태의 전극쌍에서는, 공간(13A)이 있으므로, 제1 절연층(11B)에 가해지는 전계 강도의 최대값은, 종래형의 전극쌍의 값과 비교하면 낮아진다. 나노 갭 전극을 사용한 디바이스에서는, 그 디바이스의 메모리 기능이나 스위칭 기능을 발휘하게 하기 위하여, 갭의 부분에 전압을 가한다. 그 때, 제1 절연층(11B)에도 전계가 가해지게 되지만, 그 전계 강도는 작은 쪽이 누설 전류(leak current)의 감소, 나아가 절연 파괴를 방지한다는 관점에 있어서 우수하다. 이와 같이 본 발명의 제1 및 제2 실시 형태에서는, 공간(13A)을 가지고 있는 것에 의하여, 누설 전류의 저하, 높은 내전압의 나노 갭 전극을 실현하게 된다. 또한, 본 발명의 제1 및 제2 실시 형태에 관한 전극쌍이 가지는 단면 구조는, 근접부(16)의 단면적이 3차원으로 등방적으로 작고, 또한 그 단면적은 임의의 치수를 가진다. 따라서, 나노 갭 전극 사이에 도입되는 나노 입자나 분자 등의 기능성 재료의 개수를 제어할 수 있다. 이와 같은 단면 구조를 구비한 디바이스는, 탑 게이트(19)나 사이드 게이트(도시하지 않음)와 기능성 재료 사이의 정전 용량을 조정할 수 있고, 각종 메모리 기능 또는 논리 기능을 실현할 수 있다.
도 4는, 본 발명의 실시 형태에 관한 디바이스의 모식도이다. 본 발명의 실시 형태에 관한 디바이스는, 도 4에 나타낸 바와 같이, 광 전도 안테나 소자(31)이며, THz 전자파를 발생하는 시스템(30)을 구성하고 있다. 광 전도 안테나 소자(31)는, 예를 들면, 평행 전송 선로(coplanar transmission line)(32)에, 안테나(33)를 접속하여 구성되며, 안테나(33)의 중앙에는 미소한 갭을 가진다. 이 갭의 치수는 통상 ㎛∼수㎚의 오더를 가지도록 설정된다. 갭 사이에는 적당한 직류 바이어스 전압이 인가된다.
THz 전자파 발생기 및 검출기에 있어서는, 버터플라이형, 평행선형, 나비넥타이형, 대수 나선형, 핑거(finger) 갭형, 어레이형 등의 안테나가 사용되고 있다. 도 4에서는, 안테나(33)가 다이폴형인 경우를 나타내고 있다. 펨토초의 펄스 레이저광을 사용하여 반도체 중에 광 캐리어(carrier)를 발생시키고, 광 전도 전류를 서브 피코초로 변조함으로써, THz 전자파를 발생시킬 수 있다.
도시한 예에서는, 광 전도 안테나 소자(31)가 GaAs 기판(34) 상에 형성되고, 광 전도 안테나 소자(31)가 반도체로 이루어지는 반구 렌즈(35)의 평면 상에 설치된다. 안테나(33)의 갭에, 펨토초의 레이저광을 조사함으로써, 기판(34)의 광 펄스가 조사된 영역, 즉 안테나(33)의 플러스 전극 근방에 자유 전자가 캐리어로서 생성되고, 생성된 자유 전자가 직류 바이어스 전계에 의하여, 플러스 전극에 끌여당겨져, 테라헤르츠파의 방사원인 순간 전류를 발생시킨다. 이와 같이 광 전도 전류가 흘러, THz 전자파 펄스가 발생한다.
광조사 시의 광전류는, 바이어스 전압에 기인한 바이어스 전계에 비례한다. 안테나의 갭 길이를 좁게 하면, 바이어스 전계는 갭 길이의 역수에 비례하여 커진다. 도 5는, 도 4의 X4-X4선을 따른 개략 단면도이다. 본 발명의 실시 형태에서는, 도 1 및 도 2에 나타낸 나노 디바이스와 마찬가지로, 한쪽의 전극(33A), 다른 쪽의 전극(33B), 기판(34)의 사이에 공간(38)이 형성된다. 전극(33)이 기판(34)에 대하여 수직인 일정 치수의 단면을 형성함으로써, 전극(33)의 선단 부분이 기판(34)으로부터 떨어지지 않기 때문에, 본 발명의 실시 형태와 같은 공간(38)이 형성되지 않는 종래형의 경우와 비교하면, 본 발명의 실시 형태 쪽이, 기판(34)에 인가되는 전계 강도의 최대값은 커진다. 즉, 한쪽의 전극(33A), 다른 쪽의 전극(33B)이 차양 구조를 가지는 것에 의하여, 기판(34)의 아래에 존재하는 반도체로의 전하를 유기하는 효과가, 차양 구조를 갖지 않는 종래형과 비교하여 커지고, 갭 바로 아래의 기판(34) 표면의 전극이 연장되는 방향의 전계 강도의 최대값은 커진다. 그러므로, 본 발명의 실시 형태에서는, 기판과 전극이 접촉되고 있는 부분을 사용한 구조보다, 무전해 도금에 의한 차양 구조 때문에, 반도체 기판(34)에 고전계를 가하는 것이 가능해지므로, 테라헤르츠파 발생 효율이 높아진다.
도 4에서는 발생기로서의 시스템을 나타내고 있지만, 검출기로서의 시스템에 대해서도, 직류 바이어스 대신에 전류 검출기를 배치하면 되고, 검출기로서의 성능 도 전계가 걸리기 쉬워지므로, 검출 효율이 높아진다.
제3 실시 형태에 관한 전극쌍(50)을 사용한 디바이스로서는, 갭을 좁게 하여 대향하는 면적을 크게 한 컨덴서를 들 수 있다. 이와 같은 컨덴서는, 큰 용량을 가진다. 따라서, 이와 같은 전극쌍(50)을 컨덴서로서 구비한 LC 공진기에 있어서는, 공진 주파수를 내릴 수 있다.
[제작 방법]
다음에, 본 발명의 각 실시 형태에 관한 나노 갭 전극의 제작 방법에 대하여 설명한다. 이하에서는 도 2에 나타낸 나노 갭 전극을 예로 들어 설명한다.
제1 스텝: 반도체 기판(11A) 상에 제1 절연층(11B)을 형성한다.
제2 스텝: 제1 절연층(11B) 상에 밀착층(14A, 14B)을 형성한다.
제3 스텝: 무전해 도금법에 의해 전극쌍을 형성하고, 그 후, 필요에 따라 분자 자 무전해 도금법에 의해 갭 길이가 소정의 값이 되도록 갭 길이를 좁힌다.
구체적으로는, 제2 스텝에 있어서, 예를 들면, 제1 절연층(11B) 상에 최종의 갭 길이보다 큰 갭을 가지도록 밀착층(14A, 14B)을 형성한다. 그 후, 시드 전극층(12E, 12F)을 밀착층(14A, 14B) 상에 간격을 두고 쌍을 이루도록 형성해 놓는다. 이와 같이 하여, 초기 갭을 가지도록 간격을 두고 시드 전극의 쌍이 형성된 기판을 샘플로서 준비한다.
다음에, 제3 스텝에 있어서, 무전해 도금법에 의해 전극쌍을 형성한다. 그 때, 샘플을 무전해 도금액에 침지한다. 도금액에 포함되는 금속 이온의 농도에 따라 침지 시간은 설정된다. 샘플을 도금액에 침지하여 일정 시간 경과하면, 도금액을 교환한다. 이로써, 평탄한 표면을 형성할 수 있다. 평탄한 표면은 반드시 평면에 한정되지 않지만, 단차(段差)가 있는 부분에서는 매끄러운 곡면이 포함되어도 된다. 여기서, 평탄한 평면이란, 기준면에 대하여 요철(凹凸)의 높이, 깊이가 5㎚이상 30㎚ 이하인 것을 의미한다.
제3 스텝에 있어서, 도금액의 교환 횟수를 적게 하여 도금액에 침지하는 토탈 시간을 짧게 하면, 제2 실시 형태의 같은 전극쌍이 제작될 수 있다. 한편, 도금액의 교환 횟수를 많게 하여 도금액으로의 침지하는 토탈 시간을 길게 하면, 제3 실시 형태의 같은 전극쌍이 제작될 수 있다.
제3 스텝에 대하여 더욱 상세하게 설명하면, 요오드 무전해 도금법(Iodine Electroless plating method)을 이용하여 시드 전극층(12E, 12F) 상에 금속을 석출시켜 금속층(12C) 및 금속층(12D)의 일부를 형성한다. 그리고, 필요에 따라 분자 자 무전해 도금법을 이용하여, 금속을 석출시킴으로써, 금속층(12C) 및 금속층(12D)의 잔부를 형성한다. 그 때, 분자 자 무전해 도금법의 채용은 필수는 아니고, 요오드 무전해 도금법만 채용하여 금속층의 전부를 형성해도 된다. 요오드 무전해 도금법 및 분자 자 무전해 도금법은, 도금과 에칭이 공존하는 조건에 있어서, 도금이 진행된다. 도금만이 우선하여 일어나는 경우에는, 돌기형의 뾰족한 부분 쪽이 평탄한 표면과 비교하여, 도금욕의 전위 구배(句配)가 급격해진다. 그 때문에 우선적으로 도금이 진행되고, 표면은 요철로 되기 쉽다. 한편, 요오드 무전해 도금법 및 분자 자 무전해 도금법에서는, 뾰족한 부분에서 우선적으로 도금이 진행된 주위는 에칭이 우선되는 상황이 되고, 결과적으로 에칭이 일어나, 뾰족한 부분이 소실된다. 이와 같은 이유에서, 양쪽 도금법으로 제작된 전극 표면은 매끄럽고 또한 평탄해지고, 모든 전극 표면에서 도금이 에칭과 공존하면서 진행된다. 어느 쪽의 도금 처리에 있어서도 복수회로 나누어 행하는 것이 바람직하다. 이것은, 도금 시간이 길어지면, 도금이 진행되는 전극 근방의 상태가 도금 조건으로부터 에칭 조건으로 변화하므로, 석출된 금속이 에칭되는 것을 방지하기 위해서이다. 이와 같은 이유에서, 전극 표면은 평탄해지고, 도금되는 표면의 곡률 반경이 커지도록 도금이 진행되기 위하여, 차양 구조가 형성된다.
요오드 무전해 도금법이나 분자 자 무전해 도금법에서는 무전해 도금액에 샘플을 침지한다. 요오드 무전해 도금법의 무전해 도금액은, 금속 이온을 포함하는 전해액에 환원제가 혼입되어 제작된다. 한편, 분자 자 무전해 도금법의 무전해 도금액은, 금속 이온을 포함하는 전해액에 환원제 및 계면활성제가 혼입되어 제작된다. 무전해 도금액에 샘플을 담그면, 금속 이온이 환원제와 금속 표면의 자기 촉매 반응에 의해 환원되고, 금속이 금속층의 표면에 석출되어 금속층(12C)과 금속층(12D)으로 되고, 시드 전극층(12E, 12F)의 갭이 좁아진다. 무전해 도금액에 포함되는 계면활성제는, 그 석출에 의해 형성되는 금속층(12C, 12D)에 화학 흡착한다. 계면활성제는 전극 사이의 갭의 길이를 나노미터 사이즈로 제어한다. 전해액 내의 금속 이온이 환원제에 의해 환원되어 금속이 석출되기 때문에, 이와 같은 방법은 무전해 도금법으로 분류된다. 시드 전극층(12E, 12F) 상에 금속층(12C, 12D)이 도금에 의해 형성되고, 전극(12A, 12B)의 쌍이 얻어진다. 그리고, 분자 자 무전해 금도금의 도금 온도는 계면활성제의 종류에 따라 상이하다. 예를 들면, 모노알킬트리메틸암모늄브로마이드 CnH2n ＋1N+(CH3)3Br-의 경우, n=12, 14, 16, 18의 최적 도금 온도는, 각각 60℃, 65℃, 73℃, 78℃가 된다. 전극(12A, 12B) 표면에 보호기인 계면활성제 분자를 분자 자로서 사용한 무전해 도금법을 이용함으로써, 계면활성제의 분자가 갭 길이를 제어하고, 나노 갭 전극을 양호한 재현성으로, 또한 양호한 정밀도로 형성할 수 있다. 그 후, UV 세정 및/또는 O2 플라즈마 애싱을 행함으로써, 전극(12A, 12B)의 표면에 부착된 분자를 회화(灰化) 처리하고, 그 후 카본을 제거한다.
그 후, 디바이스를 구성하기 위해서는, 도 2에 일점 파선(破線)으로 나타낸 바와 같이, 금속 나노 입자나 기능성 분자(18)를 나노 갭 사이에 도입하고, CAT-CVD(Catalytic Chemical Vapor Deposition, 촉매 화학 기상 성장)법이나 광 CVD법 등을 이용하여, 제2 절연층(13)을 형성한다. 이상의 과정을 거침으로써, 도 2에 나타낸 디바이스를 얻을 수 있다.
(실시예)
도 6은 실시예에서 제작한 샘플을 모식적으로 나타내고, 도 6의 (A)가 단면도, 도 6의 (B)가 평면도이다. 그리고, 도 6에서는 전극 구조를 관찰하기 위해 샘플을 가공한 후의 상태도 병행하여 나타내고 있다. 요오드 무전해 도금법 및 분자 자 무전해 도금법을 이용하여, 도 6에 나타낸 샘플을 이하의 방법으로 제작하였다.
처음에, 실리콘 기판(11A) 상에 실리콘 산화막(11B)을 전체면에 설치한 기판(11)을 준비하고, 그 기판(11) 상에 레지스트를 도포하고, EB 리소그래피 기술에 의해 갭 길이 25㎚가 되는 밀착층(14A, 14B)의 패턴을 묘화하였다. 그 때, 사이드 게이트가 형성되는 영역의 내측에 밀착층(14C, 14D)의 패턴을 묘화하였다. 현상 후, EB 증착에 의해 밀착층(14A, 14B, 14C, 14D)으로서 2㎚의 Ti층을 형성하고, 밀착층(14A, 14B, 14C, 14D) 상에 Au를 10㎚ 증착하여, 시드 전극층을 제작하였다.
요오드 무전해 도금액을 다음과 같이 준비하였다. 금박 1매(36mg)를, 1.5 ml(밀리리터)의 요오드팅크에 초음파 세정기를 사용하여 [AuI4]- 이온으로서 금을 녹인다. L(＋)-아스코르브산을 0.6g 더하여, 85℃에서 중탕하고, [AuI2]- 이온으로 환원한다. 상청액을 별도의 용기에 꺼내고, L(＋)-아스코르브산을 0.3g 더하여, 85℃에서 중탕하고, 도금 원액으로 한다.
도금은 다음과 같이 행한다. 8ml의 초순수(超純水)를 측정하여, 8㎕(마이크로 리터)의 도금 원액을 더하고, 샘플을 원하는 시간, 실온 하에서 도금액에 침지시킨다. 도금 원액에 대한 초순수의 희석 비율은 1대 1000으로 된다. 이 샘플을 꺼내어, 초순수에서의 린스, 아세톤 끓임(boil), 에탄올 끓임을 행하고, 질소건으로 샘플을 블로우(blow)한다. 이 도금 과정을 2회 반복함으로써, 요오드 무전해 도금법을 이용하여, 시드 전극층에 도금을 행한다.
다음에, 다른 무전해 도금액을 준비하였다. 분자 자로서, 알킬쇄의 양단에 트리메틸암모늄기를 가지는 브롬화헥사메토늄비스(트리메틸암모늄브로마이드) C6H12[N+(CH3)3Br-]2 수용액(25mM)을 28ml 준비한다. 여기에, 50mM의 염화금산(HAuCl)4 용액을 120㎕ 더한다. 여기에, 아세트산(99.9%)을 1ml 또는 2ml 더한다. 환원제로 되는 L(＋)-아스코르브산(Ascorbic acid)(0.1M)을 3.6ml 더하여, 잘 교반하여 도금액으로 하였다. 실온 하에서 이 도금액에 샘플을 25분 담그는 것을 2회 행함으로써, 금속(12C, 12D, 12X, 12Y)을 제작하였다. 그리고, 도금 온도는 25℃로 하였다.
이상의 과정에 의해, 요오드 무전해 도금법과 분자 자 무전해 도금법을 이용하여 나노 갭 전극을 제작하였다.
그 후, 산소 플라즈마 애싱을 행하여, 분자 자로서 사용한 계면활성제의 알킬쇄를 가지는 분자의 일부를 제거하였다.
도 7은, 실시예에서 제작한 나노 갭 전극의 SEM상의 도면이다. 이 상으로부터, 제1 전극과 제2 전극 사이의 갭 길이가 1.98㎚인 것을 알았다. 이것은, 제1 전극과 제2 전극 사이에 전압을 스위핑하여도 0.1pA의 오더 이하인 점에서 뒷받침된다. 위쪽으로부터 관찰한 SEM상으로부터, 근접부는 평면에서 볼 때 만곡된 형상을 가지고 있고, 구체적으로는, 폭 방향의 중간 면에 대하여 앞쪽 방향과 안쪽 방향으로 대략 대칭이며, 또한 평면에서 볼 때 제1 전극 및 제2 전극의 각 선단부가 대략 반원호형의 윤곽을 가지는 것을 알 수 있었다. 제1 전극과 제2 전극과의 사이에 형성되는 갭의 최단 부분은, 본체부의 폭보다 극히 좁은 것도 알 수 있었다.
다음에, 실시예에서 제작한 나노 갭 전극의 단면을 관찰하기 위하여, 샘플을 다음과 같이 가공하였다. 도 6에 나타낸 바와 같이, 나노 갭 전극 상에 절연층(13)으로서 SiN를 50㎚ 퇴적시켰다. SiN의 퇴적에는, 진공 챔버 내에 샘플을 설치하고, 실란 가스, 암모니아 가스 및 수소 가스를 도입하여 촉매 CVD법에 의해 처리하였다. 그 후, 나노 갭의 부분을 덮도록, 보호층(21, 22)으로서, 순차로 백금을 5∼10㎚, 텅스텐 W를 1∼2㎛ 증착하였다.
그 후, 집속 이온 빔(FIB)에 의해 샘플을 가공하였다. 그 때, FIB 컬럼과 SEM 컬럼을 동일한 챔버 내에서 샘플에 대하여 일정한 각도를 갖게 하여 배치한 복합 이온 빔 장치를 사용하였다. 이 장치를 사용하여, FIB에 의해 평면에서 볼 때 제1 및 제2 전극 바로 앞에 큰 홈을 제작하고, 각 전극의 측면으로부터 서서히 깎았다.
도 8은, 샘플 가공 후의 나노 갭 전극의 SEM상과 STEM상를 나타낸 도면이다. 도 8로부터, 나노 갭 전극의 단면 부분에서의 갭의 근접부는, 산화막의 상면보다 위쪽으로 이격된 위치에 있고, 근접부는, 단면의 대략 중심에 위치하고 있다. 즉, 도 7의 평면에서 볼 때의 SEM상과 도 8의 각 상을 종합적으로 고찰하면, Si 기판(11A)의 절연층(11B) 상에, 각각 나노 갭 전극(12A)이 형성되어 있는 것, 또한 나노 갭 전극의 선단부는, 절연층(11B)에는 접하고 있지 않고, 근접부를 상하로 나누면 상부 및 하부의 단면의 각 곡률의 중심은 각각의 본체부 내에 있는 것처럼, 근접부가 만곡되어 있는 것을 알 수 있었다.
도 7에 의한 평면에서 볼 때의 SEM상과 도 8의 단면 SEM상, STEM상의 결과로부터, 나노 갭 전극의 근접부의 각 단면적은, 나노 갭 전극의 폭과 높이에 대하여 작은 것을 알 수 있었다. 나노 갭 전극의 근접부의 단면적의 치수는, 무전해 도금의 조건을 조정함으로써 조절할 수 있다. 따라서, 나노 갭 전극의 근접부의 치수의 조정이, 나노 갭의 선단부 및 그 근방에 도입하는 기능이나 나노 갭에 배치하는 나노 입자의 수의 제어를 가능하게 하고, 특히 복수의 나노 입자를 도입할 수 있는 치수로 함으로써, 디바이스에 의한 전기 특성의 불균일을 억제하게 된다.
도 9는, 샘플 가공 후의 나노 갭 전극의 STEM상 및 그 확대상의 도면이다. 그리고, 상의 하측에 상의 이미지 도면을 나타내고 있다. 이 상으로부터도 전술한 내용이 뒷받침된다. 도 10의 (A), 도 10의 (B) 및 도 10의 (C)는, 샘플의 EELS(Electron. Energy-Loss Spectroscopy) 스펙트럼 이미지, 질소(N)의 피크 카운트 수의 이미지 도면, 실리콘(Si)의 피크 카운트 수를 나타낸 이미지 도면이다. EELS에 의한 원소 분석에 의하여, 농담(濃淡)의 데이터가 백색으로 되어 있는 부분이 그 원소의 밀도가 높은 것을 나타내고 있다.
도 10의 EELS 분석 결과로부터, 갭의 상부에는 SiN가 퇴적되어 있는 것을 알 수 있다. 한편, 갭의 하부에는 Si의 피크 밖에 관찰되고 있지 않고, 질화되어 있지 않은 상태로 존재하고 있는 것을 알았다.
이들의 결과로부터, CAT-CVD에 의해 패시베이션막으로서 SiN를 퇴적시켰을 때에는, SiN는 나노 갭 전극의 근접부와 기판면 사이의 영역에는 퇴적되어 있지 않고, 공간이 존재하고 있음을 처음으로 알았다.
이상의 실시예에서는, 전극쌍이 나노 갭 전극의 경우를 설명하였으나, 무전해 도금의 시간을 조정함으로써, 갭을 ㎛∼수㎚ 오더로 형성하는 것은, 본 발명의 기술의 분야에서의 통상의 지식을 가진 자이면 당연히 할 수 있다.
따라서, 테라헤르츠 광 전도체 안테나로서, ㎛오더의 갭을 가지는 전극쌍을 무전해 도금법에 의해 제작함으로써, 안테나를 구성하는 전극쌍은, 기판면으로부터 이격되어 차양과 같은 근접부를 가진다. 따라서, 펨토초 레이저 등에 의해 여기할 때, GaAs 기판 표면 근방에 전계가 인가되기 쉬워지고, THz 전자파의 발생 효율을 높이거나, 반대로, 검출기로서 구성함으로써 검출 효율을 높일 수 있다.
(비교예)
비교예로서 다음과 같은 샘플을 제작하였다.
처음에, 실시예와 마찬가지로, 실리콘 기판(11A) 상에 실리콘 산화막(11B)을 전체면에 설치한 기판(11)을 준비하고, 밀착층(14A, 14B, 14C, 14D)으로서 2㎚의 Ti층을 형성하고, 밀착층(14A, 14B, 14C, 14D) 상에 Au를 10㎚ 증착하여, 시드 전극층을 제작하였다.
다음에, 요오드팅크 용액에 금박을 녹일 때, 실시예보다 농도가 10배 높아지도록, 도금 원액에 대한 순수의 비율을 1대 100으로 하고, 환원제로서 L(+)-아스코르브산을 더하여, [AuI2]- 이온으로 환원하여 도금액으로 하였다. 실온 하에서 도금액에 샘플을 담그는 것을 2회 반복함으로써, 요오드 무전해 도금법을 이용하여, 시드 전극층에 도금을 행하였다.
다음에, 다른 무전해 도금액을 준비하였다. 실시예와는 달리, 염화금산 수용액 HAuCl4의 농도가 약 10배가 되도록 하였다. 실온 하에서 이 도금액에 샘플을 25분 담그는 것을 2회 행함으로써, 금속(12C, 12D, 12X, 12Y)을 제작하였다.
이상의 과정에 의하여, 요오드 무전해 도금법과 분자 자 무전해 도금법을 이용하여 나노 갭 전극을 제작하였다.
도 11은, 비교예에서 제작한 샘플의 SEM상이다. 비교예에서는, 도금액의 농도가 높으므로, 표면의 요철이 큰 것이 알 수 있다. 따라서, 도금액의 농도가 소정 범위 내인 것이 필요함을 알았다.
또한, 요오드 도금 시의 도금 원액의 희석의 비율과, 분자 자 무전해의 염화 금산의 농도를 변화시킨 결과, 다음의 것이 바람직한 것을 알았다.
요오드 도금 시의 도금 원액의 희석의 비율은, 500배∼2000배가 바람직하다.
분자 자 무전해의 염화 금산의 농도는, 0.1mM∼0.5mM가 바람직하다.
10, 20, 50: 전극쌍
10A, 20A: 디바이스
11: 기판
11A: 반도체 기판
11B: 절연층(제1 절연층)
12: 전극
12A: 한쪽의 전극
12B: 다른 쪽의 전극
12C, 12D, 12X, 12Y: 금속층
12E, 12F: 시드 전극
13: 절연층(제2 절연층)
13A: 공간
14A, 14B, 14C, 14D: 밀착층
15: 본체부
16: 근접부
16A: 선단
16B: 대향면
16P: 상부
16Q: 하부
16R: 앞 부분
16S: 안쪽 부분
17: 갭
18: 금속 나노 입자(기능성 분자)
19: 탑 게이트
21, 22: 보호층
30: THz 전자파를 발생하는 시스템
31: 광 전도 안테나 소자
32: 평행 전송 선로
33: 안테나
33A: 한쪽의 전극
33B: 다른 쪽의 전극
34: 기판(GaAs 기판)
35: 반구 렌즈

Claims (9)

  1. 한쪽의 전극과 다른 쪽의 전극이 갭을 가지고 마주보도록 동일 면 상에 설치되고,
    상기 한쪽의 전극과 상기 다른 쪽의 전극의 마주보는 부분이, 서로 가까워짐에 따라 상기 면으로부터 멀어지도록 만곡되어 있는,
    전극쌍.
  2. 제1항에 있어서,
    상기 한쪽의 전극 및 상기 다른 쪽의 전극이, 일방향으로 연장된 본체부, 및 상기 본체부로부터 서로의 선단이 마주보도록 연장되어 근접하는 근접부를, 각각 구비하고,
    상기 본체부가 상기 면에 접촉되어 있고, 상기 근접부가 상기 면에 접촉하고 있지 않아 상기 근접부가 상기 선단에 가까워짐에 따라 상기 면으로부터 멀어지도록 만곡되어 있는, 전극쌍.
  3. 제2항에 있어서,
    상기 근접부는, 상기 본체부로부터 상기 선단을 향하는 축에 대하여 수직인 단면적이 상기 선단에 가까워짐에 따라 작아지는 볼록한 외형 곡면을 가지고 있는, 전극쌍.
  4. 제2항에 있어서,
    상기 한쪽의 전극과 상기 다른 쪽의 전극이, 각각, 금속층과, 상기 금속층과 상기 면 사이에 설치되어 상기 금속층을 상기 면에 밀착시키는 밀착층으로 구성되며,
    상기 근접부가 상기 금속층으로 구성되어 있는, 전극쌍.
  5. 기판과, 한쪽의 전극과 다른 쪽의 전극이 갭을 가지도록 상기 기판 상에 설치된 전극의 쌍과, 상기 전극의 쌍을 덮도록 설치된 절연층을 구비하고,
    상기 한쪽의 전극과, 상기 다른 쪽의 전극과, 또한 상기 기판 및 상기 절연층의 사이에 공간이 형성되어 있는,
    디바이스용 기판.
  6. 제1항 내지 제4항 중 어느 한 항에 기재된 전극쌍이 나노 갭을 가지도록 구비되고,
    상기 한쪽의 전극 및 상기 다른 쪽의 전극을 소스, 드레인의 각 전극으로 하고,
    상기 나노 갭에, 나노 입자 또는 기능성 분자가 배치되어 있는,
    디바이스.
  7. 제1항 내지 제4항 중 어느 한 항에 기재된 전극쌍을 광 전도 안테나로 하는,
    디바이스.
  8. 초기 갭을 가지도록 간격을 두고 시드 전극의 쌍이 형성된 기판을 샘플로서 준비하고,
    상기 샘플을 무전해 도금액에 침지할 때, 일정 시간 경과하면 상기 무전해 도금액을 교환하는,
    전극쌍의 제작 방법.
  9. 제8항에 있어서,
    상기 무전해 도금액을 교환하는 횟수를 조정함으로써, 한쪽의 전극과 다른 쪽의 전극의 간극을 일정하게 유지하면서, 대향하는 면을 세로 방향으로 연장하는, 전극쌍의 제작 방법.
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