CN105470117A - 一种基于双图案的半导体器件及其制造方法、电子装置 - Google Patents
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Abstract
本发明涉及一种基于双图案的半导体器件及其制造方法、电子装置，所述方法包括步骤S1：提供半导体衬底，在所述半导体衬底上形成有若干间隔设置的虚拟核叠层；步骤S2：在所述虚拟核叠层的侧壁上依次形成方形的第一间隙壁和第二间隙壁；步骤S3：去除所述虚拟核叠层，以得到由所述第一间隙壁和所述第二间隙壁组成的间隙壁阵列；步骤S4：回蚀刻所述第一间隙壁或所述第二间隙壁，以使所述间隙壁阵列之间的距离相等。本发明的优点在于：(1)所述方法对于SADP技术具有更好的工艺窗口以及工艺余裕。(2)可以更好地控制图案关键尺寸的均一性和一致性。(3)所述间隙壁阵列图案之间的间距相等。(4)所述间隙壁阵列图案具有良好的均一性和一致性，可以很好地控制最终图案，以使最终图案具有良好的均一性和一致性。
Description
技术领域
本发明涉及半导体制造领域，具体地，本发明涉及一种基于双图案的半导体器件及其制造方法、电子装置。
背景技术
随着对高容量的半导体存储装置需求的日益增加，半导体存储装置的集成密度受到人们的关注，为了增加半导体存储装置的集成密度，现有技术中采用了许多不同的方法，随着半导体器件尺寸的不断缩小，双图案技术(Double-Patterning，DP)正作为一种解决途径在器件制备过程中得到广泛的接受和应用。
双图案技术(Double-Patterning，DP)通过节距碎片(pitchfragmentation)克服了K1限制，从而被广泛的用于半导体器件的制备中。目前在双图案技术(Double-Patterning，DP)技术中有自对准双图案(Self-aligneddoublepatterning，SADP)、光刻-蚀刻-光刻-蚀刻(Litho-Etch-Litho-Etch，LELE)以及冻结涂层蚀刻(Litho-Freeze-Litho，LFL)。
在器件制备过程中选用哪种技术，需要综合考虑每种技术的灵活性、适用性以及成本的高低进行选择。其中自对准双图案技术(Self-aligneddoublepatterning，SADP)在实现最小间距的蚀刻能力超出了对该方法的期待。
其中，间隙壁被广泛的应用于自对准双图案技术(Self-aligneddoublepatterning，SADP)中，通常选用光刻-蚀刻-薄膜沉积-蚀刻-去除核-蚀刻(Litho–Etch–filmdeposition-Etch–Strip–Etch.)的方法来制备半导体器件，例如选用光刻胶并图案化作为双图案中的核(core)，然后选用低温沉积方法在所述光刻胶核上形成间隙壁层，最后去除所述光刻胶核，但是目前所述间隙壁的沉积和蚀刻过程使线宽粗糙度(linewidthroughness，LWR)性能降低，从而影响半导体器件的性能。
因此，需要对目前所述半导体器件的制备方法作进一步的改进，以便消除上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明为了克服目前存在问题，提供了一种基于双图案的半导体器件的制造方法，包括：
步骤S1：提供半导体衬底，在所述半导体衬底上形成有若干间隔设置的虚拟核叠层；
步骤S2：在所述虚拟核叠层的侧壁上依次形成方形的第一间隙壁和第二间隙壁；
步骤S3：去除所述虚拟核叠层，以得到由所述第一间隙壁和所述第二间隙壁组成的间隙壁阵列；
步骤S4：回蚀刻所述第一间隙壁或所述第二间隙壁，以使所述间隙壁阵列之间的距离相等。
可选地，在所述步骤S2中，所述第一间隙壁的顶部尺寸与底部尺寸相等；
所述第二间隙壁的顶部尺寸与底部尺寸相等。
可选地，所述步骤S2包括：
步骤S21：所述虚拟核叠层包括虚拟核和位于所述虚拟核上的硬掩膜层，在所述半导体衬底上沉积第一牺牲材料层至所述虚拟核顶部以下，以覆盖所述半导体衬底；
步骤S22：在所述第一牺牲材料层上沉积第一硬掩膜材料层，以覆盖所述虚拟核叠层；
步骤S23：图案化所述第一硬掩膜材料层，以在所述虚拟核叠层上方形成包围所述虚拟核叠层顶部的锥形覆盖层；
步骤S24：以所述锥形覆盖层为掩膜蚀刻所述第一牺牲材料层，以在所述虚拟核叠层的侧壁上形成所述第一间隙壁。
可选地，在所述步骤S21中，所述第一牺牲材料层选用液体材料，并进行烘焙固化，以形成固体。
可选地，在所述步骤S21中，所述第一牺牲材料层选用DUO。
可选地，在所述步骤S23中，所述锥形覆盖层呈上窄下宽的帽状结构，所述锥形覆盖层的底部尺寸大于所述虚拟核叠层的尺寸。
可选地，所述步骤S2还进一步包括：
步骤S25：在所述半导体衬底上沉积第二牺牲材料层至所述第一间隙壁顶部以下；
步骤S26：在所述第二牺牲材料层上沉积第二硬掩膜材料层，以覆盖所述锥形覆盖层；
步骤S27：图案化所述第二硬掩膜材料层，以在所述虚拟核叠层上方形成包围所述虚拟核叠层顶部和所述第一间隙壁顶部的第二锥形覆盖层；
步骤S28：以所述第二锥形覆盖层为掩膜蚀刻所述第二牺牲材料层，以在所述第一间隙壁的侧壁上形成第二间隙壁。
可选地，在所述步骤S25中，所述第二牺牲材料层选用底部抗反射层。
可选地，在所述步骤S27中，所述第二锥形覆盖层呈上窄下宽的帽状结构，所述第二锥形覆盖层的底部尺寸大于所述虚拟核叠层尺寸与2倍的所述第一间隙壁尺寸的和。
可选地，在所述步骤S27中，所述第一硬掩膜材料层、所述第二硬掩膜层和所述硬掩膜层选用相同的材料。
可选地，所述第一硬掩膜层和第二硬掩膜层的厚度为最终节距的0.5-1.5倍。
可选地，在所述步骤S4中，所述第一间隙壁之间的距离为M，第二间隙壁之间的距离为N；
当N﹥M时，回蚀刻所述第一间隙壁，以减小所述第一间隙壁的尺寸，使N＝M；
或者，当M﹥N时，回蚀刻所述第二间隙壁，以减小所述第二间隙壁的尺寸，使N＝M。
可选地，在所述步骤S4之前，包括分别对所述第一间隙壁之间的距离和第二间隙壁之间的距离进行测量的步骤。
可选地，在所述步骤S4中，所述回蚀刻选用湿法剥离或者蚀刻修剪的方法，以减小所述第一间隙壁或第二间隙壁的尺寸。
可选地，所述步骤S3包括：
步骤S31：选用N2、H2、SO2、CO、CO2、O2和F基蚀刻气氛中的一种或多种蚀刻所述第二锥形覆盖层和所述虚拟核叠层；
步骤S32：选用湿法化学剥离的方法去除所述第二锥形覆盖层和所述虚拟核叠层。
可选地，在所述步骤S1中，相邻的所述虚拟核叠层中对应的侧壁之间的距离为最终节距的2倍。
可选地，所述步骤S1包括：
步骤S11：提供半导体衬底，在所述半导体衬底上形成有虚拟图案材料层、硬掩膜材料层和图案化的掩膜层；
步骤S12：以所述图案化的掩膜层为掩膜蚀刻所述虚拟图案材料层和所述硬掩膜材料层，以形成所述虚拟核叠层。
可选地，在所述步骤S11中，所述虚拟图案材料层选用先进图案薄膜或者Si薄膜。
可选地，在所述步骤S1中，在所述半导体衬底和所述虚拟图案材料层之间还形成有界面层。
可选地，在所述步骤S4之后所述方法还包括：
步骤S5：以所述间隙壁阵列为掩膜蚀刻所述半导体衬底，以将图案转移至所述半导体衬底中。
本发明还提供了一种基于上述的方法制备得到的半导体器件。
本发明还提供了一种电子装置，包括上述的半导体器件。
本发明为了改变现有技术中存在的各种问题，提供了一种半导体器件的制备方法，所述方法中首先在所述虚拟核上形成方形结构的第一间隙壁和第二间隙壁，然后去除所述虚拟核，并且最后通过调整所述第一间隙壁或第二间隙壁的尺寸，以使所述图案之间的距离相等。
本发明的优点在于：
(1)所述方法对于SADP技术具有更好的工艺窗口以及工艺余裕。
(2)可以更好地控制图案关键尺寸的均一性和一致性。
(3)所述间隙壁阵列图案之间的间距相等。
(4)所述间隙壁阵列图案具有良好的均一性和一致性，可以很好地控制最终图案，以使最终图案具有良好的均一性和一致性。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
图1为现有技术中制造半导体器件的间隙壁掩膜层结构示意图；
图2a-2K为本发明一实施方式中基于双图案方法制备半导体器件的过程示意图；
图3a-3b为本发明一实施方式中对所述间隙壁间距进行调整的过程示意图；
图4本发明基于双图案制造半导体器件的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
现有技术中所述SADP制备半导体器件的方法为光刻-蚀刻-薄膜沉积-蚀刻-去除核-蚀刻(Litho–Etch–filmdeposition-Etch–Strip–Etch.)，如图1所示，其中，首先提供基底101和半导体衬底102，在所述半导体衬底上形成硬掩膜层103，然后在所述硬掩膜层上形成图案化的光刻胶核。
接着在所述光刻胶核沉积间隙壁材料层104，以覆盖所述光刻胶核，图案化所述间隙壁材料层，以在所述光刻胶核上形成间隙壁。
然后去除所述光刻胶核，最后以所述间隙壁为掩膜蚀刻所述硬掩膜层103和所述半导体衬底102，以将图案转移至所述硬掩膜层103和所述半导体衬底102中，得到如图1所述的器件结构。
所述方法中所述间隙壁的沉积和蚀刻过程使线宽粗糙度(linewidthroughness，LWR)性能降低，从而影响半导体器件的性能。
具体地，所述方法具有以下缺陷：
(1)目前间隙壁沉积和蚀刻工艺中会引起线宽粗糙度(linewidthroughness，LWR)性能降低，例如形成的间隙壁的关键尺寸不够均一(worselineCDuniformity)，如图1中左侧虚线方框中的图案所示，或者薄膜沉积不够均一，或者蚀刻负担等都会引起器件性能的降低。
(2)出现奇数-偶数关键尺寸不够均一(Even-oddCDloading)，如图1中虚线方框中间隙壁之间的间距不够均一，从而引起后续步骤中薄膜沉积、光刻蚀刻以及工艺窗口偏移等问题。
因此需要对目前所述半导体器件的制备方法作进一步的改进，以便消除上述问题。
实施例1
下面结合附图2a-2K对本发明所述方法作进一步的说明，其中图2a-2K为本发明一实施方式中基于双图案方法制备半导体器件的过程示意图。
首先执行步骤201，提供半导体衬底201，在所述半导体衬底201上形成虚拟图案材料层203、硬掩膜材料层204和图案化的掩膜层205。
具体地，如图2a所示，所述半导体衬底201可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
可选地，还可以在所述半导体衬底中形成隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。在本发明中形成浅沟槽隔离，所述半导体衬底中还形成有各种阱(well)结构及衬底表面的沟道层。
此外，半导体衬底上可以被定义有源区。在该有源区上还可以包含有其他的有源器件，为了方便，在所示图形中并没有标示。
接着，在所述半导体衬底上形成界面层202，其中所述界面层202可以选用本领域常用的界面材料，例如氧化物层或SiARC层，但不局限于某一种，在此不再赘述。
在所述界面层202上形成虚拟图案材料层203，其中所述虚拟图案材料层203可以选用先进图案薄膜或者Si薄膜。在本发明中优选为先进图案薄膜。
最后在所述虚拟图案材料层203上形成硬掩膜材料层204，其中，所述硬掩膜材料层204可以为TiN、TaN、Ti和Ta、SiN、SiC、NDC中的一种或者多种的组合。在该实施例中选用SiN。
所述硬掩膜层的沉积可以选用化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。
然后，在所述硬掩膜材料层204上形成图案化的含硅光刻胶层，其中，所述含硅光刻胶层中形成多个间隔设置的虚拟核图案，其中，所述虚拟核图案中对应的侧壁之间的距离为最终节距的2倍，如图2a中箭头所示。
执行步骤202，以所述图案化的掩膜层205为掩膜蚀刻所述虚拟图案材料层203和所述硬掩膜材料层204，以在所述虚拟图案材料层203和所述硬掩膜材料层204中形成所述虚拟核叠层。
具体地，如图2b所示，所述虚拟核叠层包括虚拟核和位于所述虚拟核上的硬掩膜层两层。
在该步骤中选用干法蚀刻所述虚拟图案材料层203和所述硬掩膜材料层204，所述蚀刻气氛可以根据选用的材料进行选择，以使所述虚拟图案材料层和所述界面层202具有较大的蚀刻选择比。
执行步骤203，在所述界面层202上沉积第一牺牲材料层206至所述虚拟核顶部以下，以覆盖所述半导体衬底。
具体地，如图2c所示，在该步骤中所述第一牺牲材料层206选用液态或者流体类材料，以覆盖所述界面层202，然后进行烘焙固化，使其具有一定的硬度，以便于执行后续的工艺步骤。
可选地，所述第一牺牲材料层206选用超深氧化物层(DUO)。
执行步骤204，在所述第一牺牲材料层206和所述硬掩膜层204上沉积第一硬掩膜材料层206，以覆盖所述虚拟核叠层。
具体地，如图2d所示，在该步骤所述第一硬掩膜材料层206和所述硬掩膜层204选用相同的材料，例如选用SiN。
其中，所述第一硬掩膜材料层206的沉积可以选用化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)中的一种。
所述第一硬掩膜材料层206的厚度为0.5-1.5倍最终节距。
执行步骤205，图案化所述第一硬掩膜材料层206，以在所述虚拟核叠层上方形成包围所述虚拟核叠层顶部的锥形覆盖层。
具体地，如图2e所示，在该步骤中选用干法蚀刻所述第一硬掩膜材料层206，在该步骤中所述干法蚀刻中可以选用CF4、CHF3另外加上N2、CO2、O2中的一种作为蚀刻气氛，其中气体流量为CF410-200sccm，CHF310-200sccm，N2或CO2或O210-400sccm，所述蚀刻压力为30-150mTorr，蚀刻时间为5-120s。
在所述步骤中，所述锥形覆盖层呈上窄下宽的帽状结构，以完全覆盖并包围所述虚拟核叠层的顶部，所述锥形覆盖层的底部尺寸大于所述虚拟核叠层的尺寸，以在后续步骤中作为掩膜形成所述第一间隙壁。
执行步骤206，以所述锥形覆盖层为掩膜蚀刻所述第一牺牲材料层206，以在所述虚拟核叠层的侧壁上形成所述第一间隙壁。
具体地，如图2f所示，在该步骤中，选用干法蚀刻所述第一牺牲材料层206，以在所述虚拟核叠层的侧壁上形成所述第一间隙壁25，其中，所述第一间隙壁25的剖面图为方形结构，其顶部的关键尺寸和底部的关键尺寸一致，解决了现有技术中沉积的间隙壁的顶部具有弧度，顶部关键尺寸小于底部关键尺寸的弊端。
所述第一间隙壁25整体呈条形或者线形结构，整体为立方体结构，因此其剖面呈方形。
执行步骤207，在所述第一间隙壁的侧壁上形成第二间隙壁，以形成间隙壁阵列。
具体地，如图2g所示，首先在所述半导体衬底上沉积第二牺牲材料层207至所述第一间隙壁顶部以下；
其中，所述第二牺牲材料层207选用和所述第一牺牲材料层不同的材料，例如在该步骤中，所述第二牺牲材料层207选用液体材料，并进行烘焙固化，以形成固体。
具体地，所述第二牺牲材料层选用含Si的底部抗反射层，其中Si含量为20％-50％。
然后在所述第二牺牲材料层207上沉积第二硬掩膜材料层，以覆盖所述锥形覆盖层；
在该步骤中，所述第二硬掩膜层、第一硬掩膜材料层和所述硬掩膜层选用相同的材料，例如选用SiN。
其中，所述第二硬掩膜材料层的沉积可以选用化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)中的一种。
所述第二硬掩膜材料层的厚度为0.5-1.5倍最终节距。
图案化所述第二硬掩膜材料层，以在所述虚拟核叠层上方形成包围所述虚拟核叠层顶部的第二锥形覆盖层；
在该步骤中，所述第二锥形覆盖层呈上窄下宽的帽状结构，所述第二锥形覆盖层的底部尺寸大于所述虚拟核叠层尺寸和2倍的所述第一间隙壁尺寸的加和，如图2h所示。
以所述第二锥形覆盖层为掩膜蚀刻所述第二牺牲材料层207，以在所述第一间隙壁的侧壁上形成第二间隙壁27。
所述蚀刻方法可以参照第一间隙壁25的蚀刻方法，或者选用本领域常用的其他干法蚀刻。
执行步骤208，去除所述虚拟核叠层，以得到所述第一间隙壁和所述第二间隙壁组成的间隙壁阵列。
具体地，如图2i所示，在该步骤中选用干法蚀刻和湿法剥离相结合的方法去除所述虚拟核阵列，例如首先选用N2、H2、SO2、CO、CO2、O2和F基蚀刻气氛中的一种或多种蚀刻所述第二锥形覆盖层和所述虚拟核叠层；然后选用湿法化学剥离的方法去除所述第二锥形覆盖层和所述虚拟核叠层。
去除所述虚拟核阵列之后，形成开口，在所述开口的两侧得到数目加倍的所述第一间隙壁和所述第二间隙壁组成的间隙壁阵列。
其中，所述第一间隙壁之间的距离为M，第二间隙壁之间的距离为N，在该实施例中，所述N﹥M，如图2j所示。
执行步骤209，回蚀刻所述第一间隙壁的尺寸，以减小所述第一间隙壁的尺寸，以使所述间隙壁阵列之间的距离相等
具体地，如图2k所示，在该步骤中首先分别对所述第一间隙壁之间的距离和第二间隙壁之间的距离进行测量，然后选用湿法剥离或者蚀刻修剪的方法减小所述第一间隙壁或第二间隙壁的尺寸。
进一步，在该步骤中以稀释的氢氟酸DHF(其中包含HF、H2O2以及H2O)湿法剥离部分所述第一间隙壁。其中，所述DHF的浓度并没严格限制，在本发明中优选HF:H2O2:H2O＝0.1-1.5:1:5。
至此，完成了本发明实施例的半导体器件的制造方法的相关步骤的介绍。在步骤209之后，还可以包括其他相关步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制造方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过现有技术中的各种工艺来实现，此处不再赘述。
本发明为了改变现有技术中存在的各种问题，提供了一种半导体器件的制备方法，所述方法中首先在所述虚拟核上形成方形结构的第一间隙壁和第二间隙壁，然后去除所述虚拟核，并且最后通过调整所述第一间隙壁或第二间隙壁的尺寸，以使所述图案之间的距离相等。
本发明的优点在于：
(1)所述方法对于SADP技术具有更好的工艺窗口以及工艺余裕。
(2)可以更好地控制图案关键尺寸的均一性和一致性。
(3)所述间隙壁阵列图案之间的间距相等。
(4)所述间隙壁阵列图案具有良好的均一性和一致性，可以很好地控制最终图案，以使最终图案具有良好的均一性和一致性。
图4为本发明一具体实施方式中所述半导体器件的制备工艺流程图，具体包括以下步骤：
步骤S1：提供半导体衬底，在所述半导体衬底上形成有若干间隔设置的虚拟核叠层；
步骤S2：在所述虚拟核叠层的侧壁上依次形成方形的第一间隙壁和第二间隙壁；
步骤S3：去除所述虚拟核叠层，以得到由所述第一间隙壁和所述第二间隙壁组成的间隙壁阵列；
步骤S4：回蚀刻所述第一间隙壁或所述第二间隙壁，以使所述间隙壁阵列之间的距离相等。
实施例2
本发明还提供了另外一种半导体制备的情况，如图3a-3b所示，所述第一间隙壁之间的距离为M，第二间隙壁之间的距离为N，在该实施例中，所述M﹥N，如图3a所示。
则回蚀刻所述第二间隙壁的尺寸，以减小所述第二间隙壁的尺寸，以使所述间隙壁阵列之间的距离相等
在该步骤中首先分别对所述第一间隙壁之间的距离和第二间隙壁之间的距离进行测量，然后选用湿法剥离或者蚀刻修剪的方法减小所述第一间隙壁或第二间隙壁的尺寸。
其余制备步骤可以参照实施例1，在此不再赘述。
实施例3
本发明还提供了一种半导体器件，所述半导体器件选用实施例1或2所述的方法制备。通过本发明方法制备得到的半导体器件的图案具有良好的均一性和一致性，以进一步提高半导体器件的性能和良率。
实施例4
本发明还提供了一种电子装置，包括实施例3所述的半导体器件。其中，半导体器件为实施例3所述的半导体器件，或根据实施例1或2所述的制备方法得到的半导体器件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括所述半导体器件的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (23)
1.一种基于双图案的半导体器件的制造方法，包括：
步骤S1：提供半导体衬底，在所述半导体衬底上形成有若干间隔设置的虚拟核叠层；
步骤S2：在所述虚拟核叠层的侧壁上依次形成方形的第一间隙壁和第二间隙壁；
步骤S3：去除所述虚拟核叠层，以得到由所述第一间隙壁和所述第二间隙壁组成的间隙壁阵列；
步骤S4：回蚀刻所述第一间隙壁或所述第二间隙壁，以使所述间隙壁阵列之间的距离相等。
2.根据权利要求1所述的方法，其特征在于，在所述步骤S2中，所述第一间隙壁的顶部尺寸与底部尺寸相等；
所述第二间隙壁的顶部尺寸与底部尺寸相等。
3.根据权利要求1所述的方法，其特征在于，所述步骤S2包括：
步骤S21：所述虚拟核叠层包括虚拟核和位于所述虚拟核上的硬掩膜层，在所述半导体衬底上沉积第一牺牲材料层至所述虚拟核顶部以下，以覆盖所述半导体衬底；
步骤S22：在所述第一牺牲材料层和所述硬掩膜层上沉积第一硬掩膜材料层，以覆盖所述第一牺牲材料层及所述硬掩膜层；
步骤S23：以自对准的方式在所述虚拟核叠层上方形成包围所述虚拟核叠层顶部的锥形覆盖层；
步骤S24：蚀刻第一硬掩膜材料层，并以所述锥形覆盖层为掩膜蚀刻所述第一牺牲材料层，以在所述虚拟核叠层的侧壁上形成所述第一间隙壁。
4.根据权利要求3所述的方法，其特征在于，在所述步骤S21中，所述第一牺牲材料层选用液体材料，并进行烘焙固化，以形成固体。
5.根据权利要求3所述的方法，其特征在于，在所述步骤S21中，所述第一牺牲材料层选用DUO。
6.根据权利要求3所述的方法，其特征在于，在所述步骤S23中，所述锥形覆盖层呈上窄下宽的帽状结构，所述锥形覆盖层的底部尺寸大于所述虚拟核叠层的尺寸。
7.根据权利要求3所述的方法，其特征在于，所述步骤S2还进一步包括：
步骤S25：在所述半导体衬底上沉积第二牺牲材料层至所述第一间隙壁顶部以下；
步骤S26：在所述第二牺牲材料层上沉积第二硬掩膜材料层，以覆盖所述锥形覆盖层；
步骤S27：以自对准的方式在所述虚拟核叠层及第一间隙壁层上方形成包围所述虚拟核叠层顶部和所述第一间隙壁顶部的第二锥形覆盖层；
步骤S28：蚀刻第二硬掩膜材料层，并以所述第二锥形覆盖层为掩膜蚀刻所述第二牺牲材料层，以在所述第一间隙壁的侧壁上形成第二间隙壁。
8.根据权利要求7所述的方法，其特征在于，在所述步骤S25中，所述第二牺牲材料层选用液体材料，并进行烘焙固化，以形成固体。
9.根据权利要求7所述的方法，其特征在于，所述第二牺牲材料层选用含Si的底部抗反射层，其中Si含量为20％-50％。
10.根据权利要求7所述的方法，其特征在于，在所述步骤S27中，所述第二锥形覆盖层呈上窄下宽的帽状结构，所述第二锥形覆盖层的底部尺寸大于所述虚拟核叠层尺寸与2倍的所述第一间隙壁尺寸的和。
11.根据权利要求7所述的方法，其特征在于，在所述步骤S27中，所述第一硬掩膜材料层、所述第二硬掩膜层和所述硬掩膜层选用相同的材料。
12.根据权利要求7所述的方法，其特征在于，所述第一硬掩膜层和第二硬掩膜层的厚度为最终节距的0.5-1.5倍。
13.根据权利要求1所述的方法，其特征在于，在所述步骤S4中，所述第一间隙壁之间的距离为M，第二间隙壁之间的距离为N；
当N﹥M时，回蚀刻所述第一间隙壁，以减小所述第一间隙壁的尺寸，使N＝M；
或者，当M﹥N时，回蚀刻所述第二间隙壁，以减小所述第二间隙壁的尺寸，使N＝M。
14.根据权利要求1所述的方法，其特征在于，在所述步骤S4之前，包括分别对所述第一间隙壁之间的距离和第二间隙壁之间的距离进行测量的步骤。
15.根据权利要求1所述的方法，其特征在于，在所述步骤S4中，所述回蚀刻选用湿法剥离或者横向蚀刻修剪的方法，以减小所述第一间隙壁或第二间隙壁的尺寸。
16.根据权利要求7所述的方法，其特征在于，所述步骤S3包括：
步骤S31：选用N2、H2、SO2、CO、CO2、O2和F基蚀刻气氛中的一种或多种蚀刻所述第二锥形覆盖层和所述虚拟核叠层；
步骤S32：选用湿法化学剥离的方法去除所述第二锥形覆盖层和所述虚拟核叠层。
17.根据权利要求1所述的方法，其特征在于，在所述步骤S1中，相邻的所述虚拟核叠层中对应的侧壁之间的距离为最终节距的2倍。
18.根据权利要求1所述的方法，其特征在于，所述步骤S1包括：
步骤S11：提供半导体衬底，在所述半导体衬底上形成有虚拟图案材料层、硬掩膜材料层和图案化的掩膜层；
步骤S12：以所述图案化的掩膜层为掩膜蚀刻所述虚拟图案材料层和所述硬掩膜材料层，以形成所述虚拟核叠层。
19.根据权利要求18所述的方法，其特征在于，在所述步骤S11中，所述虚拟图案材料层选用先进图案薄膜或者Si薄膜。
20.根据权利要求1所述的方法，其特征在于，在所述步骤S1中，在所述半导体衬底和所述虚拟图案材料层之间还形成有界面层。
21.根据权利要求1所述的方法，其特征在于，在所述步骤S4之后所述方法还包括：
步骤S5：以所述间隙壁阵列为掩膜蚀刻所述半导体衬底，以将图案转移至所述半导体衬底中。
22.一种基于权利要求1至21之一所述的方法制备得到的半导体器件。
23.一种电子装置，包括权利要求22所述的半导体器件。
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| CN109216163A (zh) * | 2017-06-29 | 2019-01-15 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制造方法 |
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2014
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