CN105335321A - 一种用于数据收发的自对准接口电路 - Google Patents

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何泽新
陈俊宇
王传根
房锐
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CHENGDU GANIDE TECHNOLOGY Co Ltd
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    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
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Abstract

本发明公开了一种用于数据收发的自对准接口电路，包括接收调整电路和发送调整电路。其中，接收调整电路包括第一可配置延迟单元，用于调整输入数据的时序的第一数据窗口整理模块，以及用于将不同到达时间的同一拍数据整理到同样的时钟沿的数据周期整理模块；发送调整电路包括第二可配置延迟单元，以及用于调整输出数据周期保持一致的第二数据窗口整理模块。本发明采用数据和时钟沿的相位自动对准，逐步锁定的方式，为缺乏传输协议的数据直接传输通道提供了稳定的传输保证，并在传输状态失稳后具备再稳能力。弥补了普通延迟链和传统调整电路在这种应用中的不足。

Description

一种用于数据收发的自对准接口电路
技术领域
本发明涉及一种用于数据收发的自对准接口电路。
背景技术
采用延迟链及逻辑调整电路来调整数据传输路径上时序的做法，在高速数据传输接口电路上的应用十分普遍，但必须在协议层及以上各层提供传输协议。而通过传感器采集大量数据并直接进行流处理的应用中，往往缺乏传输协议。在这种情况下，传统调整电路得不到传输协议的控制，要稳定锁定正确的数据传输变得非常困难。
发明内容
本发明的目的是提供一种用于数据收发的自对准接口电路，可主动或被动调整收发数据窗口和时钟沿的相对位置，使本接口电路在不同工作情况下达到稳定的收发状态。
为解决上述技术问题，本发明提供一种用于数据收发的自对准接口电路，包括接收调整电路和发送调整电路。其中，接收调整电路包括第一可配置延迟单元，用于调整输入数据的时序的第一数据窗口整理模块，以及用于将不同到达时间的同一拍数据整理到同样的时钟沿的数据周期整理模块；发送调整电路包括第二可配置延迟单元，以及用于调整输出数据周期保持一致的第二数据窗口整理模块。
进一步地，第一可配置延迟单元包括第一可配置延迟链，以及与第二可配置延迟链连接的第一配置器；第一数据窗口整理模块包括第一固定延迟链，与第一固定延迟链连接的第一单周期比较逻辑器，与第一单周期比较逻辑器连接第一与门逻辑控制器，以及分别与第一配置器、第一单周期比较逻辑器和第一与门逻辑控制器连接的第一多周期比较逻辑器；数据周期整理模块包括一存储器，以及与存储器连接的第二配置器。
进一步地，第二可配置延迟单元包括第二可配置延迟链，以及与第二可配置延迟链连接的第三配置器；第二数据窗口整理模块包括依次连接的第二固定延迟链、第二单周期比较逻辑器、数据显示器和第二与门逻辑控制器；第二单周期比较逻辑器的输出端连接有一第二多周期比较逻辑器，第二多周期比较逻辑器的输出端分别与一第四配置器、第三配置器和第二与门逻辑控制器连接。
进一步地，存储器为FIFO存储器。
本发明的有益效果为：本发明采用数据和时钟沿的相位自动对准，逐步锁定的方式，为缺乏传输协议的数据直接传输通道提供了稳定的传输保证，并在传输状态失稳后具备再稳能力。弥补了普通延迟链和传统调整电路在这种应用中的不足。此外，在具备传输协议的数据传输中，本发明也可作为传统调整电路的补充模块，确保数据与收发时钟相位匹配，进一步提高数据传输的稳定性。
附图说明
图1为本发明最佳实施例的接收调整电路的结构示意图；
图2为本发明最佳实施例的发送调整电路的结构示意图。
具体实施方式
下面对本发明的具体实施方式进行描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。
一种用于数据收发的自对准接口电路，包括接收调整电路（如图1）和发送调整电路（如图2）。其中，接收调整电路包括第一可配置延迟单元，用于调整输入数据的时序的第一数据窗口整理模块，以及用于将不同到达时间的同一拍数据整理到同样的时钟沿的数据周期整理模块；发送调整电路包括第二可配置延迟单元，以及用于调整输出数据周期保持一致的第二数据窗口整理模块。
根据本申请的一个实施例，上述第一可配置延迟单元包括第一可配置延迟链，以及与第二可配置延迟链连接的第一配置器；第一数据窗口整理模块包括第一固定延迟链，与第一固定延迟链连接的第一单周期比较逻辑器，与第一单周期比较逻辑器连接第一与门逻辑控制器，以及分别与第一配置器、第一单周期比较逻辑器和第一与门逻辑控制器连接的第一多周期比较逻辑器；数据周期整理模块包括一存储器，以及与存储器连接的第二配置器。
当外部数据date_in首先通过第一可配置延迟链进入到第一数据窗口整理模块，第一数据窗口整理模块中的第一固定延迟链将数据进行步进式延迟，所有的延迟结果都输出到第一单周期比较逻辑器进行单周期横向比较，当全部结果相同，输出有效信号位到第一多周期比较逻辑器进行多周期纵向比较，当全部结果相同，输出锁定信号lock，锁定第一可配置延迟单元的延迟配置，同时使能第一数据窗口整理模块的信号输出。第一数据窗口整理模块的输出数据（来自第一单周期比较逻辑器的中点结果）即为已经稳定采取的原始数据data_in。
如果输入的是多路有相关性的高速数据，封装和板级走线还会造成各数据沿之间的差异（skew）。当差异大小超过一个周期，单纯依靠数据中点锁定就不能确保最终进入内部算法的数据的正确性。因此我们引入数据周期整理模块。
FIFO存储器将正确接收的数据逐个进行缓存，形成先进先出队列，然后再由外部或者后续算法模块的反馈值进行配置，将不同到达时间的同一拍数据整理到同样的时钟沿，发送给内部算法模块。数据周期整理模块的性能在很大程度上取决于配置能力，队列的深度则决定可以匹配的周期。
根据本申请的一个实施例，上述第二可配置延迟单元包括第二可配置延迟链，以及与第二可配置延迟链连接的第三配置器；第二数据窗口整理模块包括依次连接的第二固定延迟链、第二单周期比较逻辑器、数据显示器和第二与门逻辑控制器；第二单周期比较逻辑器的输出端连接有一第二多周期比较逻辑器，第二多周期比较逻辑器的输出端分别与一第四配置器、第三配置器和第二与门逻辑控制器连接。
内部数据data_out通过第二可配置延迟链进入到第二数据窗口整理模块。第二数据窗口整理模块中第二固定延迟链将数据进行步进式延迟，所有的延迟结果都输出到进行单周期横向比较，当全部结果相同，输出有效信号到比较逻辑第二多周期比较逻辑器，同时将所有的延迟结果输出至后续多路选择器；第二多周期比较逻辑器进行多周期纵向比较，当全部结果相同，输出锁定信号lock，锁定第二可配置延迟单元的延迟配置和后级多路选择器的配置，同时使能第二数据窗口整理模块的信号输出。data_out’即为已经稳定至输出时钟固定相位点的同步数据数据。该路数据相对输出时钟的固定相位点由第四配置器决定。
通过采用本发明的调整电路结构，能够主动或被动调整收发数据窗口和时钟沿的相对位置，使时钟沿一直处于数据窗口的特定位置，则数据到达寄存器时一定能被寄存器采集到。一经锁定，在不同工作情况下都能够达到稳定的收发状态。当因为温度或者电压等外界环境因子发生变化而导致数据窗口移动，传输失稳时，本调整电路可以检测到失稳的状态，进入自动对准的程序，再次调整收发数据窗口和时钟沿的相对位置，直到时钟沿达到数据窗口的指定位置，再次锁定。
此外，在具备传输协议的数据传输中，本发明也可作为传统调整电路的补充模块，确保数据与收发时钟相位匹配，进一步提高数据传输稳定性。

Claims (4)

1.一种用于数据收发的自对准接口电路，包括接收调整电路和发送调整电路，其特征在于，
所述接收调整电路包括第一可配置延迟单元，用于调整输入数据的时序的第一数据窗口整理模块，以及用于将不同到达时间的同一拍数据整理到同样的时钟沿的数据周期整理模块；
所述发送调整电路包括第二可配置延迟单元，以及用于调整输出数据周期保持一致的第二数据窗口整理模块。
2.根据权利要求1所述的用于数据收发的自对准接口电路，其特征在于，所述第一可配置延迟单元包括第一可配置延迟链，以及与所述第二可配置延迟链连接的第一配置器；所述第一数据窗口整理模块包括第一固定延迟链，与所述第一固定延迟链连接的第一单周期比较逻辑器，与所述第一单周期比较逻辑器连接第一与门逻辑控制器，以及分别与所述第一配置器、第一单周期比较逻辑器和第一与门逻辑控制器连接的第一多周期比较逻辑器；所述数据周期整理模块包括一存储器，以及与所述存储器连接的第二配置器。
3.根据权利要求2所述的用于数据收发的自对准接口电路，其特征在于，所述第二可配置延迟单元包括第二可配置延迟链，以及与所述第二可配置延迟链连接的第三配置器；所述第二数据窗口整理模块包括依次连接的第二固定延迟链、第二单周期比较逻辑器、数据显示器和第二与门逻辑控制器；所述第二单周期比较逻辑器的输出端连接有一第二多周期比较逻辑器，所述第二多周期比较逻辑器的输出端分别与一第四配置器、所述第三配置器和第二与门逻辑控制器连接。
4.根据权利要求2所述的用于数据收发的自对准接口电路，其特征在于，所述存储器为FIFO存储器。
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