CN105321953A - 用于压电层布置的制造方法和相应的压电层布置 - Google Patents

Abstract

本发明创造一种用于压电层布置的制造方法和相应的压电层布置。所述制造方法包括以下步骤：在衬底(1)上沉积第一电极层(2)，在所述第一电极层(2)上沉积第一绝缘层(3)，在所述第一绝缘层(3)中构造贯通开口(10)以便在所述贯通开口(10)内暴露所述第一电极层(2)，在所述第一绝缘层(3)上并且在所述贯通开口(10)内的第一电极层(2)上沉积压电层(4)，背侧打磨所得到的结构以构造平的表面(OF)，在所述表面上暴露由所述第一绝缘层(3)包围的压电层区域(4a)，以及在所述第一绝缘层(3)上沉积并且结构化第二电极层(5)，所述第二电极层接通所述压电层区域(1)。

Description

用于压电层布置的制造方法和相应的压电层布置

技术领域

本发明涉及一种用于压电层布置的制造方法和一种相应的压电层布置。

背景技术

在非易失性的电子存储装置(Fe-RAM)的技术中以及在微机械中，压电材料、尤其PZT(铅锆钛酸)作为执行器与传感器材料使用。

尽管不局限于此，但是借助PZT来阐述本发明和其所基于的问题。

图5示出一种示例的压电PZT层布置(Schichtanordnung)的示意性横截图，如由US7,164,179B2已知的那样。

在图5中，参考标记1表示半导体衬底、例如硅半导体衬底。由概括地借助参考标记2表示的附着层/阻挡层2a、下方电极层2b和可选择的胚层2c组成的层叠堆施加在半导体衬底1的上侧OS上。所述层叠堆2以及位于其上的具有上方电极5的PZT层40完全平地沉积在半导体衬底1上并且通过光刻法(Fotolithografie)和随后的蚀刻工艺结构化。

层叠堆2的典型高度h1为50至500nm(纳米)，PZT层40的典型高度h2为1至5μm(微米)，而上方电极5的典型高度h3为50至400nm(纳米)。

通过PZT薄层多堆在机械执行机构的领域中的使用能够实现，在更低的运行电压时增大机械偏移。由此，对于作为传感器材料的使用可以提高探测机械变形时的敏感度。

电极和其它辅助层的对于作为执行器的使用需要的层高度h1、h2和h3导致大于1μm的地形(Topografie)，这在依赖于平的表面的现代的CMOS工艺中阻碍集成。此外，通过所述地形使PZT薄层多堆的制造困难。

发明内容

本发明创造根据权利要求1所述的用于压电层布置的制造方法和根据权利要求13所述的相应的压电层布置。

优选的扩展方案是从属权利要求的主题。

本发明所基于的构思是压电层布置借助结构化的绝缘材料、例如氧化物，结合CMP步骤(化学机械打磨)、也已知为大马士革工艺(Damascene-Process)的制造。由此，可以产生无地形的表面，这在现代的ASIC工艺中能够实现进一步加工并且还能够实现ASIC材料和执行器材料或者传感器材料在芯片中的整体集成。

根据一种优选实施方式，在沉积压电层之前结构化所述第一电极层。在压电层的稍后沉积之前的结构化具有以下优点：例如借助下方电极层可以实现布线层。

根据另一种优选实施方式，在构造贯通开口之前在所述第一绝缘层上沉积开始层或者在构造贯通开口之后沉积开始层，所述开始层覆盖绝缘层的上侧或者覆盖绝缘层的上侧和贯通开口的侧壁，其中压电层沉积在开始层上并且沉积在贯通开口内的第一电极层上。这能够实现压电层的无晶体缺陷的构造。

根据另一种优选实施方式，背侧打磨(Rückpolieren)在开始层上停止。这能够实现精确的打磨停止。

根据另一种优选实施方式，在背侧打磨之后与第二电极层一同结构化第一绝缘层上的开始层。

根据另一种优选实施方式，在背侧打磨之后去除开始层并且背侧减薄(rückdünnen)压电层区域。因此，在压电层区域的上方部分中能够去除可能的晶体缺陷。

根据另一种优选实施方式，第二绝缘层沉积在第一绝缘层和第一电极层上。所述第二绝缘层可以起保护层的作用或者起另一大马士革步骤的基础的作用。

根据另一种优选实施方式，在第一和第二绝缘层中构造至第一电极层的接通孔并且在第二绝缘层中构造至第二电极层的第二接通孔。因此，能够与上侧平行地接通电极层。

根据另一种优选实施方式，在敞开接通孔之前在第二绝缘层中构造另一贯通开口以在所述另一贯通开口内暴露第二电极层，在第二绝缘层上并且在另一贯通开口内的第二电极层上构造另一压电层，背侧打磨所得到(resultierende)的结构以构造另一平的表面，在所述表面上暴露由第二绝缘层包围的另一压电层区域，并且沉积并且结构化接通另一压电层区域的第三电极层。因此，能够连续地借助类似的工艺步骤制造多叠堆。

根据另一种优选实施方式，在第二绝缘层和第三电极层上沉积第三绝缘层。所述第三绝缘层又可以起保护层的作用或者起另一大马士革步骤的基础的作用。

根据另一种优选实施方式，在第三电极层上至少还构造另一由第三绝缘层包围的压电层区域。

根据另一种优选实施方式，第一电极层和/或第二电极层和/或第三电极层构造为层叠堆。这增大附着能力。

附图说明

以下借助在附图的示意图中所说明的实施例进一步阐述本发明。附图示出：

图1a)-f)：根据本发明的第一实施方式的用于压电层布置的制造方法的方法阶段的示意性剖面图；

图2a)-d)：根据本发明的第二实施方式的用于压电层布置的制造方法的方法阶段的示意性剖面图；

图3：根据本发明的第三实施方式的用于压电层布置的制造方法的方法阶段的示意性剖面图；

图4a)、b)：根据本发明的第四实施方式的用于压电层布置的制造方法的方法阶段的示意性剖面图；

图5：一种示例的压电层布置的示意性剖面图，如由US7,164,179B2已知的那样。

具体实施方式

在附图中，相同的参考标记表示相同或功能相同的元素。

图1a)-f)示出根据本发明的第一实施方式的用于压电层布置的制造方法的方法阶段的示意性剖面图。

在图1a)中，参考标记1表示硅晶片衬底，在所述硅晶片衬底上在第一工艺步骤中施加对于PZT层所需要的附着层/阻挡层和胚层。这通常由作为绝缘体的二氧化硅、随后钛/二氧化钛附着层、替代地钽或者五氧化二钽以及作为下方电极的铂层组成，所述下方电极同时起胚层的作用。由于清楚性，这些层以下概括地借助参考标记2表示为下方电极层。

所述下方电极层2可以作为层叠堆完全平地沉积并且或者在开始时或者稍后在工艺流程中通过适合的蚀刻工艺结构化。

PZT层的稍后沉积之前的结构化具有以下优点：例如可以借助下方电极层2的铂实现布线层，以便稍后制造至压电执行器的电接通。铂的结构化例如可以通过离子束蚀刻实现。

在下方电级层2上沉积例如由二氧化硅构成的绝缘层3。如果绝缘层3的表面通过位于下方的结构化的层已经具有大于100nm的地形，则这些地形应当借助连接在中间的化学机械的打磨步骤(CMP)去除。然而，所述中间步骤是可选择的。残留绝缘层的厚度限定压电层区域的稍后的层厚度并且必须进行相应地调节。典型的层厚度位于500nm至5μm的范围中。

随后，继续参照图1a)借助光刻法和蚀刻方法来结构化绝缘层3。因此，制造贯通开口10，在所述贯通开口10中完全去除绝缘层3并且使下方电极层2暴露。

继续参照图1b)，在下一个工艺步骤中，压电层4、在此PZT层完全平地沉积。为此，作为方法可以使用脉冲的激光束蒸发(PLD)法、交变场喷涂(RF-PVD)法、金属有机的气相外延(MOCVD)法或者溶胶凝胶(CSD)法。在此，压电层4的所沉积的层厚度应当大于先前所沉积的绝缘层3的所述厚度。

在绝缘层3上的区域中，在所述区域中压电层4没有位于下方的胚层(在此铂)地增长，在此在晶体结构中可能出现干扰，如通过图1b)中的小裂纹C所表明的那样。但是，在随后的工艺步骤中再次去除所述小裂纹C。可能的(没有示出的)在贯通开口10的边缘处的微裂纹同样不危急。

继续参照图1c)，实现压电层4的结构化，其方式是，借助化学机械的打磨去除绝缘层3的贯通开口10外的压电材料。在此，符合目的地选择CMP悬浮，所述CMP悬浮在压电材料和绝缘层3的材料之间提供尽可能大的选择性。如在图1c)中示出的那样，在所述结构化工艺之后存在无地形的、平的表面OF，在所述表面上暴露由绝缘层3围绕的压电的PZT层区域4a。

如在图1d)中示出的那样，在另一工艺步骤中沉积并且结构化上方电极层5，所述上方电极层优选同样由铂组成。

随后，根据图1e)在所得到的结构上还沉积第二绝缘层6，所述第二绝缘层同样由二氧化硅或者同样由氮化硅组成。作为替代的钝化，使用氧化铝或者氮化铝。

最后参照图1f)，在绝缘层3、6中蚀刻至下方电极层2的或者至上方电极层5的接通孔V1、V2。

图2a)-d)示出根据本发明的第二实施方式的用于压电层布置的制造方法的方法阶段的示意性剖面图。

在第二实施方式中，根据图2a)在没有结构化的第一绝缘层3上沉积作为用于PZT增长的开始层2a的阻挡层/胚层电极叠堆。因此，如在图2b)中示出的那样，在用于压电层的增长的贯通开口10的构造之后在该绝缘层3上建立与贯通开口10内部相同的条件。

现在继续参照图2c)，在图2b)的结构上沉积压电层4并且直至开始层2a的上侧地平面化，使得在此也可以构造平的、无地形的表面OF。

在开始层2a的最上层是铂层的情形中，在这种情形中选择CMP悬浮，所述CMP悬浮具有从压电材料到铂的尽可能大的选择性。

在平面化之后，根据图2d)在所得到的结构上沉积上方电极层5并且借助光刻法和蚀刻步骤连同开始层2a一起结构化。

如在第一实施方式中的那样，在第二实施方式中在达到图2d)的状态之后也可以沉积并且为了构造接通孔结构化第二绝缘层6。

图3示出根据本发明的第三实施方式的用于压电层布置的制造方法的方法阶段的示意性剖面图。

在第三实施方式中，根据图3从根据图2c)的工艺状态出发实施开始层2a的完全平的蚀刻并且在此也背侧减薄压电层区域4a的上方边界面。当通过CMP打磨步骤在压电层区域4a中产生损坏区域时所述工艺是有利的，因为所述损坏区域可能使压电特性变差，这是不期望的效果。对于蚀刻方法而言，符合目的地使用离子束蚀刻方法或者另一等离子体蚀刻方法，其中适合地调节不同材料的蚀刻率。

第三实施方式的剩余的工艺步骤相应于已经结合第一和第二实施方式所描述的工艺步骤。

图4a)、b)示出根据本发明的第四实施方式的用于压电层布置的制造方法的方法阶段的示意性剖面图。

在第四实施方式中，借助已经结合第一至第三实施方式所阐述的工艺步骤制造无地形的压电的多叠堆。所述多叠堆已经使用在具有厘米范围中的尺寸的散装PZT材料。所述多叠堆的优点是多个压电层的并联，在执行器的情形中在相同施加的电压时能够实现更大的变形。在作为传感器材料的使用中，在机械变形时实现更大的电荷移位，这导致传感器的更高的分别率。

对于所述多堆叠的制造而言，从根据图1e)的工艺状态出发在第二绝缘层6中蚀刻另一贯通开口10’，使得暴露贯通开口10’内的上方电极层5并且所述位于上方的铂再次起用于另一压电层4’的随后层沉积的胚层的作用。

在所述另一压电层4’、在此同样PZT层的沉积之后，如已经阐述的那样，实现压电层4’的化学机械磨光，其中暴露第二绝缘层6的上侧，使得另一压电层4b位于贯通开口10’内并且与第二绝缘层一起构成另一平的无地形的表面OF’。

继续参照图4b)，在第二压电区域4b上构造另一上方电极层5’，所述另一上方电极层起用于压电层的重新沉积的开始层的作用并且用于随后的结构化以构造第三压电区域4c，所述第三压电区域嵌入到第三绝缘层7中。

在随后构造另一上方电极层5”之后，实现第四绝缘层8的沉积，在所述第四绝缘层中蚀刻接通孔V1、V2、V3、V4，所述接通孔可以电接通电极层2、5、5’和5”，例如通过由金属构成的相应的导电接通塞。

压电层区域和位于其之间的电极层的交替的叠堆的工艺顺序任意经常地重复，直至沉积压电层的所期望的数量，以便实现所期望的叠堆高度。

尽管根据优选实施例以上完全描述了本发明，但本发明不局限于此，而是可以通过多种方式方法修改。

特别地，以上所提及的压电层材料、绝缘材料以及电极材料仅仅示例地并且可以根据应用相应地选择。

Claims (15)

1.一种用于压电层布置的制造方法，所述制造方法具有以下步骤：

在衬底（1）上沉积第一电极层（2）；

在所述第一电极层（2）上沉积第一绝缘层（3）；

在所述第一绝缘层（3）中构造贯通开口（10）以便在所述贯通开口（10）内暴露所述第一电极层（2）；

在所述第一绝缘层（3）上并且在所述贯通开口（10）内的所述第一电极层（2）上沉积压电层（4）；

背侧打磨所得到的结构以便构造平的表面（OF），在所述平的表面上暴露由所述第一绝缘层（3）包围的压电层区域（4a）；

在所述第一绝缘层（3）上沉积并且结构化第二电极层（5），所述第二电极层接通所述压电层区域（1）。

2.根据权利要求1所述的制造方法，其中，在压电层区域（4）的沉积之前结构化所述第一电极层（2）。

3.根据权利要求1或2所述的制造方法，其中，在构造所述贯通开口（10）之前在所述第一绝缘层（3）上沉积开始层（2a）或者在构造所述贯通开口（10）之后沉积开始层（2a），所述开始层覆盖所述绝缘层的上侧或者覆盖所述绝缘层（3）的上侧和所述贯通开口（10）的侧壁，其中，所述压电层（4）沉积在所述开始层（2a）上并且沉积在所述贯通开口（10）内的第一电极层（20）上。

4.根据权利要求3所述的制造方法，其中，背侧打磨在所述开始层（2a）上停止。

5.根据权利要求4所述的制造方法，其中，在背侧打磨之后连同所述第二电极层（5）地结构化所述第一绝缘层（3）上的开始层（2a）。

6.根据权利要求4所述的制造方法，其中，在背侧打磨之后去除所述开始层（2a）并且背侧减薄所述压电层区域（4a）。

7.根据以上权利要求中任一项所述的制造方法，其中，第二绝缘层（6）沉积在所述第一绝缘层（3）上并且沉积在所述第一电极层（2）上。

8.根据权利要求7所述的制造方法，其中，构造至所述第一和第二绝缘层（3，6）中的第一电极层（2）的接通孔（V1）并且构造至所述第二绝缘层（6）中的第二电极层（5）的第二接通孔（V2）。

9.根据权利要求7所述的制造方法，其中，在所述第二绝缘层（6）中构造另一贯通开口（10’）以便在所述另一贯通开口（10）内暴露所述第二电极层（5），在所述第二绝缘层（6）上并且在所述另一贯通开口（10’）内的第二电极层（5）上构造另一压电层（4’），背侧打磨所述所得到的结构以便构造另一平的表面（OF’），在所述表面上暴露由所述第二绝缘层（6）包围的另一压电层区域（4b），以及沉积并且结构化接通所述另一压电层区域（4b）的第三电极层（5’）。

10.根据权利要求9所述的制造方法，其中，在所述第二绝缘层（6）和所述第三电极层（5’）上沉积第三绝缘层（7）。

11.根据权利要求10所述的制造方法，其中，在所述第三电极层（5’）上至少还构造另一由所述第三绝缘层（7）包围的压电层区域（4c）。

12.根据以上权利要求中任一项所述的制造方法，其中，将所述第一电极层（2）和/或所述第二电极层（5）和/或所述第三电极层（5’）和/或随后的电极层构造为层叠堆。

13.一种压电层布置，其具有：

衬底（1）；

布置在所述衬底（1）上的第一电极层（2）；

布置在所述第一电极层（2）上的第一绝缘层（3）；

所述第一绝缘层（3）中的贯通开口（10）；

在所述贯通开口（10）内的第一电极层（2）上的、由所述第一绝缘层（3）包围的压电层区域（4a）；

所述第一绝缘层（3）上的接通所述压电层区域（4a）的第二电极层（5）。

14.根据权利要求13所述的压电层布置，其中，在所述第二电极层和所述第一绝缘层（3）和具有另一贯通开口（10’）的所述第一电极层（2）上构造第二绝缘层（6），在所述另一贯通开口（10’）内的第二电极层（5）上构造由所述第二绝缘层（6）包围的另一压电层区域（4b）；

在所述第二绝缘层（6）上构造第三电极层（5’），所述第三电极层接通所述另一压电层区域（4b）。

15.根据权利要求13所述的压电层构造，其中，在所述第三电极层（5’）上至少还构造另一由所述第三绝缘层（7）包围的压电层区域（4c）。