CN105313467A - 喷墨头和喷墨记录装置 - Google Patents

Abstract

提供一种能够容易地确认在多个驱动电路的存储部中写入有相同的数据的喷墨头和喷墨记录装置。在通过基于规定的设定的驱动动作来进行墨的喷出的喷墨头中，具有电连接的第1驱动电路和第2驱动电路，第1驱动电路具备存储规定的设定的第1存储部以及将规定的设定中的至少一部分作为读出数据输出的第1设定输出部，第2驱动电路具备存储规定的设定的第2存储部、被输入第1设定输出部的输出的第2设定输入部、将从第2设定输入部输入的读出数据与第2存储部中存储的规定的设定中的与读出数据对应的部分进行比较的第2比较部以及输出第2比较部的比较结果的第2结果输出部。

Description

喷墨头和喷墨记录装置

技术领域

本发明涉及一种喷墨头和喷墨记录装置。

背景技术

已知一种通过从设置于喷墨头的多个喷嘴控制定时地喷出墨来在记录介质上形成图像的喷墨记录装置。作为墨的喷出方式，主要使用如下方式等：通过经由驱动电路对设置于贮存墨的压力室的壁面的压电元件施加电压来改变压力室内的压力以从与压力室连通的喷嘴喷出墨的压电方式；通过经由驱动电路对设置于喷嘴端的加热器进行通电来加热墨以在墨流路中产生气泡来推出墨的热方式。

另外，已知一种在喷墨头中将多个驱动电路进行级联连接的结构。并且，已知一种在各驱动电路中设置寄存器等存储部并基于存储部中存储的各种设定喷出墨的技术。例如在专利文献1中公开了如下内容：在驱动电路的寄存器中事先保存与像素数据相应的喷嘴的驱动电压波形图案数据，在形成图像时选择与像素数据对应的驱动电压波形图案数据，根据基于该驱动电压波形图案数据的驱动电压喷出墨。

专利文献1：日本特开2006-240048号公报

发明内容

发明要解决的问题

为了使多个驱动电路基于相同的设定进行动作，需要在多个驱动电路的各个存储部中写入相同的设定数据。然而，有时在这些存储部中未写入相同的数据，存在有时多个驱动电路基于不同的设定进行动作的问题。

本发明的目的在于提供一种能够容易地确认在多个驱动电路的存储部中写入有相同的数据的喷墨头和喷墨记录装置。

用于解决问题的方案

为了达到上述目的，方案1所记载的发明是一种喷墨头，具备多个驱动电路，通过由该多个驱动电路进行的基于规定的设定的驱动动作来进行墨的喷出，该喷墨头的特征在于，

所述多个驱动电路中包括第1驱动电路以及在该第1驱动电路的后级电连接的第2驱动电路，

所述第1驱动电路具备：

第1存储部，存储所述规定的设定；以及

第1设定输出部，将所述规定的设定中的至少一部分作为读出数据输出，

所述第2驱动电路具备：

第2存储部，存储所述规定的设定；

第2设定输入部，被输入所述第1设定输出部的输出；

第2比较部，将从该第2设定输入部输入的读出数据与在所述第2存储部中存储的所述规定的设定中的与该读出数据对应的部分的数据进行比较；以及

第2结果输出部，输出所述第2比较部的比较结果。

方案2所记载的发明的特征在于，在方案1所记载的喷墨头中，

所述多个驱动电路中包括在所述第2驱动电路的后级电连接的第3驱动电路，

所述第2驱动电路具备将所述第2存储部中存储的所述规定的设定中的至少一部分作为读出数据输出的第2设定输出部，

所述第3驱动电路具备：

第3存储部，存储所述规定的设定；

第3设定输入部，被输入所述第2设定输出部的输出；

第3结果输入部，被输入从所述第2结果输出部输出的比较结果；

第3比较部，将从所述第3设定输入部输入的读出数据与在所述第3存储部中存储的所述规定的设定中的与该读出数据对应的部分的数据进行比较；以及

第3累积比较结果输出部，输出将所述第3比较部的比较结果和从所述第3结果输入部输入的比较结果进行累积而得到的累积比较结果。

方案3所记载的发明是一种喷墨头，具备多个驱动电路，通过由该多个驱动电路进行的基于规定的设定的驱动动作来进行墨的喷出，该喷墨头的特征在于，

所述多个驱动电路中包括第1驱动电路以及在该第1驱动电路的后级电连接的第2驱动电路，

所述第1驱动电路具备：

第1存储部，存储所述规定的设定；

第1设定输出部，将所述规定的设定中的至少一部分作为读出数据输出；

第1比较部，将所述第1存储部中存储的所述规定的设定中的所述至少一部分与规定的参照数据进行比较；以及

第1结果输出部，输出所述第1比较部的比较结果，

所述第2驱动电路具备：

第2存储部，存储所述规定的设定；

第2设定输入部，被输入所述第1设定输出部的输出；

第2比较部，将从该第2设定输入部输入的读出数据与在所述第2存储部中存储的所述规定的设定中的与该读出数据对应的部分的数据进行比较；

第2结果输入部，被输入来自所述第1结果输出部的输出；以及

第2累积比较结果输出部，输出将所述第2比较部的比较结果和来自所述第2结果输入部的输入进行累积而得到的累积比较结果。

方案4所记载的发明的特征在于，在方案3所记载的喷墨头中，

所述多个驱动电路中包括在所述第2驱动电路的后级电连接的第3驱动电路，

所述第2驱动电路具备将所述第2存储部中存储的所述规定的设定中的至少一部分作为读出数据输出的第2设定输出部，

所述第3驱动电路具备：

第3存储部，存储所述规定的设定；

第3设定输入部，被输入所述第2设定输出部的输出；

第3累积比较结果输入部，被输入从所述第2累积比较结果输出部输出的累积比较结果；

第3比较部，将从所述第3设定输入部输入的读出数据与在所述第3存储部中存储的所述规定的设定中的与该读出数据对应的部分的数据进行比较；以及

第3累积比较结果输出部，输出将所述第3比较部的比较结果和从所述第3累积比较结果输入部输入的累积比较结果进行累积而得到的累积比较结果。

方案5所记载的发明的特征在于，在方案1或3所记载的喷墨头中，

所述第1驱动电路具备：

第1设定信息输入部，被输入与所述规定的设定有关的设定信息；以及

第1设定信息输出部，输出该设定信息，

所述第2驱动电路具备被输入所述第1设定信息输出部所输出的所述设定信息的第2设定信息输入部，

从所述第1设定输出部输出的读出数据的范围以及由所述第2比较部进行比较的、所述第2存储部中存储的所述规定的设定中的与该读出数据对应的部分的数据的范围是基于所述设定信息来决定的。

方案6所记载的发明的特征在于，在方案5所记载的喷墨头中，

具备读写切换单元，该读写切换单元进行对所述第1存储部和所述第2存储部写入所述规定的设定的写入模式与从所述第1存储部和所述第2存储部输出读出数据的读出模式之间的切换，

在所述写入模式中，所述设定信息中包含被写入的所述规定的设定。

方案7所记载的发明的特征在于，在方案6所记载的喷墨头中，

具备输入切换单元，该输入切换单元切换：将输入到所述第1设定信息输入部的输入数据作为与所述规定的设定的写入或读出数据的输出有关的所述设定信息来输出到所述第1存储部和所述第2存储部，还是作为用于决定与所述墨的喷出量有关的驱动动作的输入数据来输出到规定的存储部。

方案8所记载的发明的特征在于，在方案1、3、5、6、7中的任一项所记载的喷墨头中，

所述第2比较部将进行所述比较的数据以规定的数据单位进行比较。

方案9所记载的发明的特征在于，在方案2或4所记载的喷墨头中，所述第1驱动电路具备：

第1设定信息输入部，被输入与所述规定的设定有关的设定信息；以及

第1设定信息输出部，输出该设定信息，

所述第2驱动电路具备：

第2设定信息输入部，被输入所述第1设定信息输出部所输出的所述设定信息；以及

第2设定信息输出部，输出该设定信息，

所述第3驱动电路具备被输入所述第2设定信息输出部所输出的所述设定信息的第3设定信息输入部，

从所述第1设定输出部和所述第2设定输出部分别输出的读出数据的范围和由所述第3比较部进行比较的、所述第3存储部中存储的所述规定的设定中的与该读出数据对应的部分的数据的范围是基于所述设定信息来决定的。

方案10所记载的发明的特征在于，在方案9所记载的喷墨头中，

具备读写切换单元，该读写切换单元进行对所述第1存储部、所述第2存储部以及所述第3存储部写入所述规定的设定的写入模式与从所述第1存储部、所述第2存储部以及所述第3存储部输出读出数据的读出模式之间的切换，

在所述写入模式中，所述设定信息中包含被写入的所述规定的设定。

方案11所记载的发明的特征在于，在方案10所记载的喷墨头中，

具备输入切换单元，该输入切换单元切换：将输入到所述第1设定信息输入部的输入数据作为与所述规定的设定的写入或读出数据的输出有关的所述设定信息来输出到所述第1存储部、所述第2存储部以及所述第3存储部，还是作为用于决定与所述墨的喷出量有关的驱动动作的输入数据来输出到规定的存储部。

方案12所记载的发明的特征在于，在方案2、4、9、10、11中的任一项所记载的喷墨头中，

所述第2比较部和所述第3比较部将进行所述比较的数据以规定的数据单位进行比较。

方案13所记载的发明的特征在于，在方案12所记载的喷墨头中，

所述第3累积比较结果输出部将所述比较的规定的数据单位的内容互不相同的比较结果进行累积来输出。

方案14所记载的发明的特征在于，在方案3或4所记载的喷墨头中，

所述第2比较部将进行所述比较的数据以规定的数据单位进行比较，

所述第2累积比较结果输出部将所述比较的规定的数据单位的内容互不相同的比较结果进行累积来输出。

方案15所记载的发明的特征在于，在方案8、12、13、14中的任一项所记载的喷墨头中，

所述规定的数据单位是1比特。

方案16所记载的发明的特征在于，在方案15所记载的喷墨头中，

所述第2比较部包括被输入从所述第2设定输入部输入的读出数据以及所述第2存储部中存储的所述规定的设定中的与该读出数据对应的部分的数据的逻辑异或电路。

方案17所记载的发明的特征在于，在方案12或13所记载的喷墨头中，

所述规定的数据单位是1比特，

所述第2比较部包括被输入从所述第2设定输入部输入的读出数据以及所述第2存储部中存储的所述规定的设定中的与该读出数据对应的部分的数据的逻辑异或电路，

所述第3比较部包括被输入从所述第3设定输入部输入的读出数据以及所述第3存储部中存储的所述规定的设定中的与该读出数据对应的部分的数据的逻辑异或电路。

方案18所记载的发明的特征在于，在方案3或4所记载的喷墨头中，

所述第1比较部包括：

逻辑异或电路，被输入所述规定的参照数据以及来自所述第1存储部的所述读出数据；以及

逻辑与电路，一方的输入被输入该逻辑异或电路的输出，

其中，所述逻辑与电路的另一方的输入被输入使所述逻辑与电路的输出为假的信号，

所述第1比较部将所述逻辑与电路的输出作为比较结果。

方案19所记载的发明的特征在于，在方案3或4所记载的喷墨头中，

所述第1比较部包括一方的输入被输入来自所述第1存储部的所述读出数据的逻辑异或电路，

所述逻辑异或电路的另一方的输入被输入正确的所述规定的设定中的、与来自所述第1存储部的读出数据对应的部分的数据作为所述规定的参照数据，

所述第1比较部将所述逻辑异或电路的输出作为比较结果。

方案20所记载的发明的特征在于，在方案1～19中的任一项所记载的喷墨头中，

所述规定的设定是决定与所述墨的喷出量有关的驱动动作的驱动波形图案数据。

方案21所记载的发明所涉及的喷墨记录装置的特征在于，具备方案1～20中的任一项所记载的喷墨头。

发明的效果

根据本发明，能够容易地确认在多个驱动电路的存储部中写入有相同的数据。

附图说明

图1是表示喷墨记录装置的电气结构的框图。

图2是表示剪切模式的喷墨头的头主体的结构的分解立体图。

图3是表示剪切模式的喷墨头的基本动作的剖面图。

图4是表示喷墨头所包含的驱动部的概要结构的图。

图5是表示驱动电路的内部结构的图。

图6是表示包含喷出波形、非动作波形以及非喷出波形的驱动信号的输出波形的图。

图7是表示从像素数据变换为驱动波形图案数据的变换表的图。

图8是表示从缓冲放大器提供的驱动电压图案的图。

图9是表示驱动电路的输入输出部的图。

图10是表示寄存器中存储的数据及其地址的图。

图11是表示对寄存器写入数据的时序(sequence)的时间图。

图12是表示驱动波形图案数据的写入的例子的时间图。

图13是表示从寄存器读出数据的时序的时间图。

图14是表示驱动波形图案数据的读出的例子的时间图。

图15是表示变形例1所涉及的驱动电路的输入输出部的图。

图16是表示变形例2所涉及的驱动电路的输入输出部的图。

图17是表示变形例2中的读出时序的例子的时间图。

(附图标记说明)

1：喷墨记录装置；2：主体；3：滑动架；4：外部装置；11：CPU；12：ROM；14：接口；15：页面存储器；16：行存储器；17：控制电路；18：驱动信号产生电路；19：布线；20：喷墨头；21：驱动部；22：喷嘴列；23：驱动电路；231Y：第1级驱动电路；232Y：第2级驱动电路；233Y：第3级驱动电路；234Y：第4级驱动电路；25：电极；30：喷嘴；41：移位寄存器；42：锁存电路；43：灰阶控制器；44：缓冲放大器；45：计数器；46：寄存器；47：输入切换部；48：输出切换部；49：输入输出部；51：逻辑异或电路；52：反相电路；53：逻辑与电路；54：逻辑或电路；61、62、63、64、65、66、67：输入部；71、72、73、74：输出部；81、82、83、84、91、92、93、94：开关。

具体实施方式

下面，基于附图来说明本发明的实施方式。

<喷墨记录装置的结构>

图1是表示喷墨记录装置1的电气结构的框图。

喷墨记录装置1具备：主体2；以及经由具有布线19的挠性电缆而与主体2连接的与黄色、品红色、青色、黑色的各颜色分别对应的喷墨头20Y、20M、20C、20K(下面，在不区分颜色的情况下还简单表述为喷墨头20)。喷墨头20Y、20M、20C、20K分别具备由喷出黄色、品红色、青色、黑色的墨的多个喷嘴构成的喷嘴列22Y、22M、22C、22K(下面，在不区分颜色的情况下还简单表述为喷嘴列22)。喷嘴列22所包含的各喷嘴与贮存墨的通道(压力室)连通，通过对设置于该通道的壁面的压电元件施加电压来改变压力室内的压力以从该喷嘴喷出墨。

另外，喷墨头20Y、20M、20C、20K分别具备电连接于与喷嘴列22Y、22M、22C、22K的各喷嘴对应地设置的上述压电元件的驱动部21Y、21M、21C、21K(下面，在不区分颜色的情况下还简单表述为驱动部21)。驱动部21对上述压电元件提供用于从喷嘴列22所包含的各个喷嘴在规定的定时喷出墨的驱动电压。

喷墨头20通过根据从驱动部21提供的驱动电压从喷嘴列22的各喷嘴喷出墨，来在记录介质上形成图像。

主体2具备CPU(CentralProcessingUnit：中央处理单元)11、与CPU11电连接的RAM12(RandomAccessMemory：随机存取存储器)、ROM(ReadOnlyMemory：只读存储器)13、接口14、页面存储器(pagememory)15、行存储器(linememory)16、控制电路17以及驱动信号产生电路18。CPU11将ROM13中存储的程序读出到RAM12并按照该程序控制喷墨记录装置1的各部的动作。

接口14是在与个人计算机等外部装置4之间进行数据的发送接收的单元，由各种串行接口、各种并行接口的某一个或它们的组合构成。

页面存储器15存储从外部装置4接收的图像数据。在此，图像数据是表示要在记录介质上形成的对象的图像整体的数据，是由多个像素数据的集合构成的数据。喷墨记录装置1通过从驱动部21对与喷嘴列22的各喷嘴对应地设置的压电元件提供基于该图像数据的驱动电压，来在记录介质上形成与该图像数据对应的图像。

行存储器16是在记录介质上形成图像时存储与喷嘴列22的各喷嘴对应的像素的像素数据的存储器。在此，像素数据是表示作为由喷墨记录装置1进行记录的单位的1像素的浓淡度的数据。该像素数据从页面存储器15被提供至行存储器16。另外，行存储器16中存储的像素数据经由挠性电缆被提供至驱动部21。

另外，行存储器16在对驱动部21所包含的寄存器46(参照图5)写入数据时以及从寄存器46读出数据时，临时存储该数据、其地址并提供至驱动部21。在一例中，该数据、地址从ROM13被提供至行存储器16。或者，该数据、地址也可以从外部装置4经由接口14被写入到行存储器16。

控制电路17向驱动部21提供各种控制信号。作为控制信号，包含用于控制像素数据的传输、驱动电压的提供等的定时及其动作的信号、用于控制对于驱动部21所包含的寄存器46的数据的写入、读出的定时及其动作的信号。

驱动信号产生电路18将表示由驱动部21生成的驱动电压的波形的驱动信号提供至驱动部21。在驱动信号产生电路18中，3种驱动信号(包含非喷出波形的驱动信号pulse_timing0、包含非动作波形的驱动信号pulse_timing1、包含喷出波形的驱动信号pulse_timing2)作为数字数据存储在未图示的行存储器中。在该行存储器中例如使用SRAM。

图2是表示剪切模式(shear模式)的喷墨头20的头主体的结构的分解立体图。此外，在图2中示意性地描绘了具有7个喷嘴30的头主体，但是本实施方式的各喷墨头20的喷嘴列22实际上包括512个喷嘴30。

喷墨头20具有形成有通道28(墨的流路)的通道基板33。在通道基板33的端面粘合了设置有作为墨的喷出口的喷嘴30的喷嘴板31。喷嘴30与通道基板33的通道28连通，喷出通道28中贮存的墨。在通道基板33的喷嘴板31侧的上部安装有罩板24。

通道基板33具有2张基板26、27隔着粘合部32相互粘合的构造。基板26、27由锆钛酸铅(PZT)等压电材料构成，在厚度方向上向互为相反的方向极化。在通道基板33中，以隔着相等的间隔的状态形成有多个通道28，在各通道28之间形成有隔壁29。即，在通道基板33中交替地形成有通道28和隔壁29。在喷嘴板31中，在与通道28对应的位置处，多个喷嘴30被设置成一列，其构成喷嘴列22。多个喷嘴30按其排列顺序如A组、B组、C组、A组…那样分配为A～C的各组，按这些组喷出墨。

图3是表示剪切模式的喷墨头20的基本动作的剖面图，(a)表示隔壁29没有发生剪切变形的状态，(b)和(c)表示隔壁29发生剪切变形的状态。图3的(a)～(c)是与喷嘴板31平行的平面上的喷墨头20的剖面图。

在剪切模式的喷墨头20中，在各通道28(28A、28B、28C)的侧壁以U字状制膜形成有铝等金属制的电极25(25A、25B、25C)。由于如上所述那样基板26、27向互为相反的方向极化，因此当对各电极25施加驱动电压时，如图3的(b)、(c)所示，与所施加的电压相应地各隔壁29以基板26与基板27的粘合部32为中心来弯曲(剪切变形)。而且，各通道28的容积发生变化而施加到墨的压力发生变动，当该压力达到规定值时，从喷嘴30喷出墨。

详细地说，如图3的(b)所示，对电极25B提供电压VH1，对电极25A、25C提供基准电压(GND)，从而使隔壁29发生剪切变形来使通道28B的容积膨胀，之后如图3的(c)所示，对电极25B提供基准电压，对电极25A、25C提供电压VH2(<VH1)，从而使隔壁29发生剪切变形来使通道28B的容积收缩，由此对通道28B内的墨施加高的压力，从喷嘴30喷出墨。

在本说明书中，将用于从喷嘴30喷出墨的机构还统一记为“墨喷出机构”。在该墨喷出机构中包括电极25、通道28、隔壁29以及喷嘴30。另外，将墨喷出机构中的由电极25和隔壁29构成并与施加到电极25的驱动电压相应地发生剪切变形的元件还记为压电元件。

接着，说明向与喷嘴列22的各喷嘴对应的墨喷出机构的压电元件提供驱动电压的驱动部21的结构。

图4是表示喷墨头20Y所包含的驱动部21Y的概要结构的图。此外，驱动部21Y、21M、21C、21K的结构相同，因此在此说明驱动部21Y的结构。另外，图4中的各驱动电路23的端子的数量被描绘成比实际少。

驱动部21Y具有第1级驱动电路231Y(第1驱动电路)、第2级驱动电路232Y(第2驱动电路)、第3级驱动电路233Y(第3驱动电路)、第4级驱动电路234Y(下面，在不将它们相互区分的情况下还表述为驱动电路23)电气上级联连接(串联连接)的结构。即，第2级驱动电路232Y与第1级驱动电路231Y的后级电连接，第3级驱动电路233Y与第2级驱动电路232Y的后级电连接，第4级驱动电路234Y与第3级驱动电路233Y的后级电连接。各驱动电路23例如能够由具有相同的构造的半导体集成电路构成。在这些串联连接的四个驱动电路23中，从行存储器16向第1级驱动电路231Y串行地输入的像素数据的各比特值SI0、SI1、SI2依次被传输到第2级驱动电路232Y、第3级驱动电路233Y、第4级驱动电路234Y。

另外，第1级驱动电路231Y被输入被用作像素数据的传输时钟信号DCLK以及在对于寄存器46的数据的写入、读出中使用的时钟信号regCLK的时钟信号。另外，四个驱动电路23分别被输入允许对寄存器46的写入的使能信号regEN、写入/读出选择信号regRnW、表示是否为级联连接的开头的设定信号regCasc以及其它各种控制信号。另外，四个驱动电路23分别从电源电路被提供电压VH1和电压VH2。在此，输入到开头的第1级驱动电路231Y的设定信号regCasc被固定为高电平，输入到第2级驱动电路232Y、第3级驱动电路233Y以及第4级驱动电路234Y的设定信号regCasc被固定为低电平(下面，将高电平、低电平的信号分别还仅表述为“H”、“L”)。这些时钟信号regCLK、使能信号regEN、写入/读出选择信号regRnW、设定信号regCasc是在对于寄存器46的数据的写入和读出中使用的信号，后面说明详情。

在第1级驱动电路231Y中，生成向喷嘴列22Y的128个墨喷出机构的压电元件提供的驱动电压，并从端子out1～out128输出到各压电元件的电极25。同样地，在第2级驱动电路232Y、第3级驱动电路233Y以及第4级驱动电路234Y中，生成与各128个墨喷出机构对应的驱动电压，并分别从端子out129～out256、端子out257～out384、端子out385～out512输出。

此外，在第1级驱动电路231Y和第4级驱动电路234Y中，分别设置有用于输出虚设通道用的驱动电压的端子out-D。虚设通道是设置于喷嘴列22中的喷出墨的最端部的通道28的外侧的、不进行墨的喷出的通道。通过设置虚设通道，能够防止从喷出墨的最端部的通道28喷出的墨喷出量降低。

这样，驱动部21Y对具有512个喷嘴30的喷嘴列22Y提供驱动电压来喷出墨。同样地，喷嘴列22M、22C、22K也具备512个喷嘴30，基于从驱动部21M、21C、21K提供的驱动电压从各喷嘴30喷出墨。

图5是表示驱动电路23的内部结构的图。此外，各驱动部21所包含的各驱动电路23的结构相同。

驱动电路23具备移位寄存器41、锁存电路42、灰阶(grayscale)控制器(波形选择部)43、缓冲放大器44、输入切换部(输入切换单元)47以及输出切换部(输出切换单元)48。另外，灰阶控制器43具备计数器45和寄存器46。在此，设置于第1级驱动电路231Y～第4级驱动电路234Y的寄存器46分别相当于第1级存储部(第1存储部)、第2级存储部(第2存储部)、第3级存储部(第3存储部)、第4级存储部(第4存储部)。

图5中的将移位寄存器41、锁存电路42、灰阶控制器43以及缓冲放大器44相互连接的布线的数量以及缓冲放大器的输出端子的数量被描绘成比实际少。

移位寄存器41是将3比特数据存储128通道量的FIFO型存储器。移位寄存器41将经由输入切换部47从行存储器16输入的针对每1像素为3比特的像素数据与传输时钟信号DCLK同步地传输并存储。像素数据的各比特值SI0～SI2按分别输入到移位寄存器41的顺序各自被存储128个之后，进一步经由输出切换部48作为比特值SO0～SO2而输出。移位寄存器41中存储的3×128比特的数据在规定的定时作为并行数据一并输出到锁存电路42。在该喷墨记录装置1中，在第1级驱动电路231Y的移位寄存器41中，被输入按各比特512个的像素数据，先输入的384个像素数据在从第1级驱动电路231Y的移位寄存器41作为比特值SO0、SO1、SO2输出之后作为比特值SI0、SI1、SI2输入到被级联连接的第2级驱动电路232Y。同样地，输入到第2级驱动电路232Y的针对各比特384个的像素数据中的、开头的256个像素数据被传输至第3级驱动电路233Y，输入到第3级驱动电路233Y的针对各比特256个的像素数据中的、开头的128个像素数据被传输至第4级驱动电路234Y。因而，从第1级驱动电路231Y、第2级驱动电路232Y、第3级驱动电路233Y、第4级驱动电路234Y的移位寄存器41分别输出128个(合计512个)像素数据并行地输出到锁存电路42。

锁存电路42将从移位寄存器41输出的128通道量的3比特数据保持到由锁存信号LAT指定的定时，并输出到灰阶控制器43。

灰阶控制器43将表示与从锁存电路42输入的3比特的像素数据所表示的浓淡度相应的驱动电压图案(参照图8)的选择信号输出到缓冲放大器44。

灰阶控制器43从控制电路17被输入同步时钟信号GSCLK、复位信号RST、喷嘴群选择信号STB-1、STB-2、STB-3。喷嘴群选择信号STB-1、STB-2、STB-3是用于将分别包括512个喷嘴30的墨喷出机构分割为A组、B组、C组这3个组并控制成按这些组依次喷出墨的信号。

设置于灰阶控制器43的计数器45对灰阶计数GSC(0～7)进行计数并输出来作为计数值。灰阶计数GSC表示处于输出驱动电压图案中的第几个波形的期间。

另外，灰阶控制器43从驱动信号产生电路18被输入3种驱动信号(包含非喷出波形的驱动信号pulse_timing0、包含非动作波形的驱动信号pulse_timing1、包含喷出波形的驱动信号pulse_timing2的驱动信号这3种)。图6是表示3种驱动信号的输出波形的图。包含非喷出波形的驱动信号pulse_timing0是在灰阶计数GSC的一次计数量的期间中维持为低电平的信号。包含喷出波形的驱动信号pulse_timing2是在灰阶计数GSC的一次计数量的期间中的规定期间内成为高电平的信号。包含非动作波形的驱动信号pulse_timing1是在灰阶计数GSC的一次计数量的期间中的在驱动信号pulse_timing2恢复为低电平之后的规定期间内成为高电平的信号。

在设置于灰阶控制器43的寄存器46中存储有变换表，该变换表是规定了3比特的各像素数据与表示对墨喷出机构的压电元件进行驱动的多个驱动电压图案的排列的驱动波形图案数据之间的关系的信息。

图7是表示像素数据和驱动波形图案数据的变换表的图。该变换表及其所包含的驱动波形图案数据是决定与像素数据相应的墨的喷出定时的数据，而且是寄存器46中存储的参数(规定的设定)的一个方式。

对于寄存器46，能够通过与时钟信号regCLK同步地经由输入切换部47输入输入数据regData来进行驱动波形图案数据的写入。另外，能够通过从寄存器46与时钟信号regCLK同步地经由输出切换部48输出读出数据regOutO来进行驱动波形图案数据的读出。输入切换部47具备根据使能信号regEN来切换将被输入的信号输入到移位寄存器41、还是输入到在对于寄存器46的写入和读出中使用的电路元件的开关元件。输出切换部48具备根据使能信号regEN来切换移位寄存器41和在对于寄存器46的写入和读出中使用的电路元件中的某一个的输出的开关元件。在此，作为在对于寄存器46的写入和读出中使用的电路元件的例子，可列举出图9所示的寄存器46、逻辑异或电路51、逻辑与电路53以及逻辑或电路54。此外，在图5中，将输入切换部47和输出切换部48各记载了一个，但是实际上输入切换部47和输出切换部48分别包括多个开关(参照图9)。另外，在图5中，省略了涉及输入切换部47及输出切换部48与上述电路元件的连接的记载。关于在图5中用虚线框表示的范围、即包括输入切换部47和输出切换部48的输入输出部49的结构以及使用输入输出部49进行的对寄存器46的数据的写入以及从寄存器46的数据的读出，在后面详细说明。

在图7的变换表中，如上所述那样像素数据是3比特8浓淡度，因此如(0，0，0)～(1，1，1)那样表示。驱动波形图案数据是表示与灰阶计数GSC(0～7)分别对应的8个驱动波形的排列的数据，可取0、1、2这三种值。例如，对于像素数据(1，0，1)，选择(1，1，2，2，2，2，2，0)的驱动波形图案数据。在此，作为驱动波形图案数据的值的0、1、2表示在灰阶计数GSC的一次计数量的期间内分别选择驱动信号pulse_timing0、驱动信号pulse_timing1、驱动信号pulse_timing2。因而，对于像素数据(1，0，1)，从灰阶计数GSC＝0起依次按pulse_timing0、pulse_timing2、pulse_timing2、pulse_timing2、pulse_timing2、pulse_timing2、pulse_timing1、pulse_timing1的顺序选择驱动信号，生成表示将对应的驱动信号连接而成的驱动电压图案的选择信号。

这样，灰阶控制器43通过将基于像素数据选择的驱动波形图案数据与上述3种驱动信号进行组合来生成表示驱动电压图案的选择信号，并输出到缓冲放大器44。在此，灰阶控制器43基于像素数据输出的选择信号是决定涉及墨的喷出量的驱动动作的输出数据的一个方式。另外，像素数据是涉及该输出数据的设定的输入数据的一个方式，是用于决定涉及墨的喷出量的驱动动作的输入数据的一个方式。

关于图7中的STB-n，在n＝1而基于喷嘴群选择信号STB-1驱动A组的喷嘴群的情况下，关于A组的喷嘴群选择与像素数据(0，0，0)～(1，1，1)对应的驱动波形图案数据，关于与n＝2、3对应的B组和C组的喷嘴群，不依赖于像素数据而选择(1，1，1，1，1，1，1，0)的驱动波形图案数据。在基于喷嘴群选择信号STB-2驱动B组的喷嘴群的情况(n＝2)以及基于喷嘴群选择信号STB-3驱动C组的喷嘴群的情况(n＝3)下也同样。

另外，关于虚设通道用的端子out-D，始终选择(1，1，1，1，1，1，1，0)的驱动波形图案数据。

另外，在所有驱动波形图案数据中，灰阶计数GSC＝0时，作为驱动波形图案数据的值设定有“0”(非喷出波形)。

缓冲放大器44基于从灰阶控制器43输入的选择信号，生成电平移位到墨喷出机构的压电元件的驱动所需的电压的驱动电压图案。

图8中示出从缓冲放大器44输出到墨喷出机构的压电元件的驱动电压图案。

缓冲放大器44从输入端子被提供电压VH1和电压VH2。缓冲放大器44基于从灰阶控制器43输入的各通道为2个的选择信号，如图6的下部所示，在包含喷出波形的驱动信号pulse_timing2为高电平的定时将电压VH1提供至墨喷出机构的压电元件，在包含非动作波形的驱动信号pulse_timing1为高电平的定时将小于电压VH1的电压VH2提供至墨喷出机构的压电元件，在驱动信号pulse_timing1、pulse_timing2均为低电平的期间或选择了驱动信号pulse_timing0的期间，将基准电压(GND)提供至墨喷出机构的压电元件。由此，根据各像素数据而生成包含电压VH1和GND的喷出波形、电压VH2和GND的非动作波形、基准电压(GND)的非喷出波形的驱动电压图案，并被提供至分别对应的墨喷出机构的压电元件。从被提供了这些驱动电压图案的墨喷出机构分别根据驱动电压图案而喷出墨。

A组～C组的喷嘴列22的动作控制是具体如下进行的。被输入的喷嘴群选择信号STB-1、STB-2、STB-3按该顺序择一性地被设为高电平，在它们处于高电平的选择期间内分别选择A组、B组或C组。在这些选择期间的各个选择期间，灰阶计数GSC通过计数器45从0计数到7，关于被选择的组的喷嘴列22选择与图8的像素数据(0，0，0)～(1，1，1)对应的驱动波形图案数据，关于未被选择的组的喷嘴列22，不依赖于像素数据而选择图8的像素数据(任何)的(1，1，1，1，1，1，1，0)的驱动波形图案数据。当灰阶计数GSC达到7时，通过复位信号RST而灰阶计数GSC被复位，下一个喷嘴群选择信号STB-n选择性地成为高电平。通过这样，按A组～C组的顺序对墨喷出机构的压电元件依次提供驱动电压图案。由此，图3的(a)～(c)的喷出动作按A组～C组的顺序进行。

<涉及对于寄存器的数据的写入/读出的结构>

在本实施方式中，寄存器46分别设置在驱动部21所包含的多个驱动电路23中。因而，为了使这些各驱动电路23基于相同的设定进行动作，需要在各驱动电路23的寄存器46中写入有相同的数据。

为了确认在各寄存器46中写入有相同的数据，将各寄存器46中存储的数据读出并进行比较。

下面，说明用于对寄存器46进行数据的写入和读出的结构。

图9是表示驱动电路23的输入输出部49的图。

输入部61、62、63分别经由缓冲器而与开关81、82、83(作为输入切换单元的输入切换部47)电连接。开关81、82、83基于输入到输入部65的使能信号regEN，对输入部61、62、63的连接目的地进行切换。具体地说，在使能信号regEN被无效(negate)(处于低电平)时，开关81、82、83将输入部61、62、63分别连接到移位寄存器41。在使能信号regEN被有效(assert)(处于高电平)时，开关81将输入部61连接到寄存器46的输入及开关91，开关82将输入部62连接到逻辑异或电路51的一方的输入，开关83将输入部63连接到逻辑或电路54的一方的输入。

寄存器46的输出与逻辑异或电路51的另一方的输入及开关92连接。逻辑异或电路51的输出与逻辑与电路53的一方的输入连接。逻辑与电路53的另一方的输入与被输入设定信号regCasc的反相电路52的输出连接。逻辑与电路53的输出与逻辑或电路54的另一方的输入连接。逻辑或电路54的输出与开关93连接。

开关91、92、93(作为输出切换单元的输出切换部48)分别经由缓冲器而与输出部71、72、73电连接。开关91、92、93基于输入到输入部65的使能信号regEN，对输出部71、72、73的连接目的地进行切换。具体地说，在使能信号regEN被无效(处于低电平)时，开关91、92、93将输出部71、72、73分别连接到移位寄存器41。在使能信号regEN被有效(处于高电平)时，开关91将输出部71连接到开关81及寄存器46的输入，开关92将输出部72连接到寄存器46的输出及逻辑异或电路51的输入，开关93将输出部73连接到逻辑或电路54的输出。

第1级驱动电路231Y的输出部71、72、73分别与第2级驱动电路232Y的输入部61、62、63电连接。第2级驱动电路232Y的输出部71、72、73分别与第3级驱动电路233Y的输入部61、62、63电连接。第3级驱动电路233Y的输出部71、72、73分别与第4级驱动电路234Y的输入部61、62、63电连接。

在本实施方式中，第1级驱动电路231Y～第4级驱动电路234Y的输入部61分别对应于第1级设定信息输入部(第1设定信息输入部)、第2级设定信息输入部(第2设定信息输入部)、第3级设定信息输入部(第3设定信息输入部)、第4级设定信息输入部(第4设定信息输入部)，第1级驱动电路231Y～第3级驱动电路233Y的输出部71分别对应于第1级设定信息输出部(第1设定信息输出部)、第2级设定信息输出部(第2设定信息输出部)、第3级设定信息输出部(第3设定信息输出部)。另外，第1级驱动电路231Y～第3级驱动电路233Y的输出部72分别对应于第1级设定输出部(第1设定输出部)、第2级设定输出部(第2设定输出部)、第3级设定输出部(第3设定输出部)。另外，第2级驱动电路232Y～第4级驱动电路234Y的输入部62分别对应于第2级设定输入部(第2设定输入部)、第3级设定输入部(第3设定输入部)、第4级设定输入部(第4设定输入部)。另外，第1级驱动电路231Y～第4级驱动电路234Y的输出部73分别对应于第1级结果输出部(第1结果输出部)、第2级结果输出部(第2结果输出部)(或第2级累积比较结果输出部(第2累积比较结果输出部))、第3级累积比较结果输出部(第3累积比较结果输出部)、第4级累积比较结果输出部(第4累积比较结果输出部)。另外，第2级驱动电路232Y～第4级驱动电路234Y的输入部63分别对应于第2级结果输入部(第2结果输入部)、第3级结果输入部(第3结果输入部)、第4级结果输入部(第4结果输入部)。另外，第1级驱动电路231Y～第4级驱动电路234Y中的包括逻辑异或电路51和逻辑与电路53的部分分别对应于第1级比较部(第1比较部)、第2级比较部(第2比较部)、第3级比较部(第3比较部)、第4级比较部(第4比较部)。

此外，还能够省略在本实施方式中成为最后级的第4级驱动电路234Y的输出部71、72。

输入部66被输入规定的频率的时钟信号，作为涉及像素数据的传输的传输时钟信号DCLK输出到各移位寄存器41，并且作为涉及对于寄存器46的数据的写入、读出的时钟信号regCLK输出到寄存器46。

输入部67被输入用于对寄存器46执行写入动作、读出动作中的某一个的写入/读出选择信号regRnW，并被输出到寄存器46。

此外，关于寄存器46的结构，只要是通过输入由地址和数据构成的输入数据regData来对与该地址对应的存储区域写入该数据、而且通过输入地址来读出与该地址对应的存储区域中存储的数据的结构，就可以是任意的结构。例如，既能够将具备多个针对每个地址将(例如16比特的)存储元件排成一列而成的移位寄存器而在输入了地址的情况下从与该地址对应的列的移位寄存器输出(16比特的)数据的存储器装置作为寄存器46，还可以将通过解码器对被输入的地址进行解码并基于解码得到的信息确定要进行写入和读出的数据的位置的存储器装置作为寄存器46。

<像素数据的传输>

接着，使用图9说明传输像素数据的情况下的驱动电路23的动作。

在本实施方式中，在进行像素数据的传输的情况下，使能信号regEN被无效，输入部61、62、63以及输出部71、72、73分别与移位寄存器41连接。即，开关81、82、83为了将输入到输入部61、62、63的输入数据(像素数据)即用于决定涉及墨的喷出量的驱动动作的输入数据(像素数据)存储到作为规定的存储部的移位寄存器41，而将输入部61、62、63的连接目的地切换到作为规定的电路的移位寄存器41。在该状态下，第1级驱动电路231Y的输入部61、62、63分别被输入3比特的像素数据的各比特值SI0、SI1、SI2，并按照传输时钟信号DCLK被传输。另外，被输入的像素数据的一部分作为各比特值SO0、SO1、SO2被传输到后级的驱动电路23。

<对寄存器的数据的写入>

另一方面，在对寄存器46写入数据的情况下，使能信号regEN被有效，输入部61及输出部71分别与寄存器46连接。即，开关81、82、83为了将输入到输入部61、62、63的输入数据使用于对于寄存器46的规定的设定的写入，而对输入部61、62、63的连接目的地进行切换。在该状态下，第1级驱动电路231Y的输入部61被输入输入数据regData(设定信息)。输入数据regData由与被写入的驱动波形图案数据对应的数据及其写入目的地地址构成。

图10是表示写入到寄存器46的驱动波形图案数据及其地址的图。在图10中涉及由No.0～No.9表示的10个图案(pattern)的驱动波形图案数据的各地址和数据对应于图7的变换表中的No.0～No.9的各驱动波形图案数据。

关于这些No.0～No.9的各行，设定有8比特的地址(00000000)～(00001001)。另外，以16比特来表示各驱动波形图案数据。图10的驱动波形图案数据是在以二进制表示由8个“0～2”中的某一个值表示的驱动波形图案数据的情况下的高位比特(1比特)分配到第15比特至第08比特、并将低位比特(0比特)分配到第07比特至第00比特而得到的。例如，当以二进制表示与像素数据(1，0，1)对应的驱动波形图案数据(1，1，2，2，2，2，2，0)时为(01，01，10，10，10，10，10，00)，因此对于像素数据(1，0，1)，在地址(00000101)中，该二进制的驱动波形图案数据的高位比特(00111110)被分配到驱动波形图案数据的15比特至08比特，低位比特(11000000)被分配到07比特至00比特。

图11是表示对寄存器46写入数据的时序的时间图。另外，图12是表示对地址(00000101)写入驱动波形图案数据(0011111011000000)时的写入时序的例子的时间图。

写入/读出选择信号regRnW是用于指定对寄存器46进行写入和读出中的哪一个动作的信号。在写入/读出选择信号regRnW为低电平的情况下，寄存器46成为进行写入动作的写入模式，在写入/读出选择信号regRnW为高电平的情况下，成为进行读出动作的读出模式。寄存器46中的用于实现基于写入/读出选择信号regRnW对写入/读出动作进行切换的功能的部分对应于读写切换单元。另外，输入数据regData中的A07～A00表示被写入数据的地址，D15～D00分别表示被写入的驱动波形图案数据的15比特～00比特的各数据。

对寄存器46的数据的写入是通过如下方式进行的：在写入/读出选择信号regRnW成为低电平且使能信号regEN成为高电平之后，与时钟信号regCLK同步地对寄存器46输入将地址和数据按该顺序包含的输入数据regData。

此时，在图9中，由于使能信号regEN处于高电平，因此第1级驱动电路231Y的输入部61与寄存器46的输入及输出部71电连接。然后，当输入部61被输入输入数据regData时，输入数据regData按顺序被写入到第1级驱动电路231Y的寄存器46，并且从输出部71输出，并输入到下一级的第2级驱动电路232Y的输入部61。

由于高电平的使能信号regEN输入到四个驱动电路23的全部，因此各驱动电路23的输入部61和输出部71均成为上述的连接状态。因而，第1级驱动电路231Y的输入部61经由输出部71而与第2级驱动电路232Y的输入部61及寄存器46连接，同样地还与第3级驱动电路233Y、第4级驱动电路234Y的输入部61以及寄存器46连接。在该状态下，通过对第1级驱动电路231Y的输入部61输入输入数据regData，对四个驱动电路23的寄存器46的指定地址同时写入驱动波形图案数据。通过针对与所有驱动波形图案数据分别对应的地址(00000000)～(00001001)进行该动作，所有驱动电路23的寄存器46都被写入驱动波形图案数据。

<从寄存器的数据的读出>

接着，说明从寄存器46读出数据时的动作。

图13是表示从寄存器46读出驱动波形图案数据的时序的时间图。

在从寄存器46读出数据的情况下，也使使能信号regEN有效，从而在四个驱动电路23的全部中都使输入部61连接到寄存器46的输入及开关91，使输入部62连接到逻辑异或电路51的一方的输入，另外，使输入部63连接到逻辑或电路54的一方的输入，并且使输出部71连接到开关81及寄存器46的输入，使输出部72连接到寄存器46的输出及逻辑异或电路51的输入，另外，使输出部73连接到逻辑或电路54的输出。即，开关81、82、83为了将输入到输入部61、62、63的输入数据使用于对于寄存器46的规定的设定的读出，而对输入部61、62、63的连接目的地进行切换。

从寄存器46的驱动波形图案数据的读出是通过如下方式进行的：在写入/读出选择信号regRnW成为高电平且使能信号regEN成为高电平之后，与时钟信号regCLK同步地对寄存器46输入包含要读出的数据的地址的输入数据regData(设定信息)。当利用输入数据regData来完成了8比特的地址的输入时，从下一个时钟定时起从寄存器46的输出输出表示与该地址对应的16比特的驱动波形图案数据的读出数据regOutO。

当第1级驱动电路231Y的输入部61被输入包含要读出的数据的地址的输入数据regData时，该输入数据regData输入到第1级驱动电路231Y的寄存器46，并且还输入到第2级驱动电路232Y、第3级驱动电路233Y、第4级驱动电路234Y的输入部61以及寄存器46。因而，对四个驱动电路23的各寄存器46同时进行读出数据的地址输入，接着从各寄存器46同时读出该被输入的地址的驱动波形图案数据作为读出数据regOutO。

在本实施方式中，这样通过1次的读出时序从各寄存器46同时读出驱动波形图案数据，在该1次的读出时序中，确认从这些各寄存器46读出的驱动波形图案数据是否一致。下面，说明涉及该数据的一致确认的动作。

如图9所示，从寄存器46读出的读出数据regOutO从输出部72输出，并作为读出数据regOutI输入到下一级的驱动电路23的输入部62。另外，读出数据regOutO还输入到逻辑异或电路51的一方的输入。因而，在下一级的逻辑异或电路51中，来自前级的读出数据regOutI和本级的读出数据regOutO同时被输入而比较各比特值是否相同，并输出其比较结果。在此，能够对开头的第1级驱动电路231Y的逻辑异或电路51输入任意的信号来作为另一方的输入。该任意的信号是输入到第1级驱动电路231Y的第1级比较部(第1比较部)的规定的参照数据的一个方式。

逻辑与电路53被输入来自逻辑异或电路51的输出和设定信号regCasc的反相信号。如上所述，输入到开头的第1级驱动电路231Y的设定信号regCasc是“H”，因而，逻辑与电路53被输入“L”。即，输入到第1级驱动电路231Y的设定信号regCasc是使逻辑与电路53的输出为假的信号。因此，不依赖于来自逻辑异或电路51的输出而从第1级驱动电路231Y的逻辑与电路53始终输出“L”作为比较结果，该比较结果被输入到逻辑或电路54。

另一方面，输入到次级以后的第2级驱动电路232Y～第4级驱动电路234Y的设定信号regCasc是“L”，因而，逻辑与电路53被输入“H”。因此，在逻辑异或电路51中的比较结果表示不同的值的情况下、即输出为“H”的情况下，从逻辑与电路53输出“H”作为比较结果，该比较结果被输入到逻辑或电路54，在比较结果表示相等的值的情况下、即输出为“L”的情况下，从逻辑与电路53输出“L”作为比较结果，该比较结果被输入到逻辑或电路54。

逻辑或电路54输出逻辑与电路53的输出与来自输入部63的信号的逻辑或。逻辑或电路54的输出经由输出部73作为累积比较数据regOrO而输出，并作为累积比较数据regOrI输入到次级的驱动电路23的输入部63。在此，在第1级驱动电路231Y中，输入部63始终被输入“L”作为累积比较数据regOrI，逻辑或电路54始终输出“L”。因而，在第2级以后的第2级驱动电路232Y～第4级驱动电路234Y中，对于从逻辑与电路53被输入“H”的比特的数据，此后的驱动电路23中的逻辑或电路54的输出累积性地成为“H”，对于一次也没有被输入“H”的比特的数据，维持“L”的输出。

因此，通过检测从最后级的第4级驱动电路234Y输出的累积比较数据regOrO，检测出在四个寄存器46中存储的驱动波形图案数据的某一个中存在不一致(错误)的比特。

通过对与所有驱动波形图案数据分别对应的地址(00000000)～(00001001)进行该一系列的读出时序，能够确认所有驱动电路23的寄存器46中存储的驱动波形图案数据是否一致。

此外，也可以仅对地址(00000000)～(00001001)中的一部分进行读出时序。通过这样，能够仅对驱动波形图案数据中的期望的部分进行一致的检测。

第2级驱动电路232Y的输入部63始终被输入“L”作为累积比较数据regOrI，因此从第2级驱动电路232Y的输出部73直接输出逻辑与电路53的输出(比较结果)。因此，第2级驱动电路232Y的输出部73相当于输出将逻辑异或电路51及逻辑与电路53(第2级比较部(第2比较部))的比较结果与来自第1级驱动电路231Y的累积比较数据regOrI进行累积而得到的累积比较结果的第2级累积比较结果输出部(第2累积比较结果输出部)，并且还相当于输出第2级比较部的比较结果的第2级结果输出部(第2结果输出部)。

另外，与第2级驱动电路232Y的输出部73连接的第3级驱动电路233Y的输入部63相当于被输入来自第2级驱动电路232Y的累积比较结果的第3级累积比较结果输入部(第3累积比较结果输入部)，并且还相当于被输入第2级驱动电路232Y的第2级比较部中的比较结果的第3级结果输入部(第3结果输入部)。

另外，第3级驱动电路233Y的输出部73相当于输出将逻辑异或电路51及逻辑与电路53(第3级比较部(第3比较部))的比较结果与来自第2级驱动电路232Y的累积比较数据regOrI进行累积而得到的累积比较结果的第3级累积比较结果输出部(第3累积比较结果输出部)。

并且，与第3级驱动电路233Y的输出部73连接的第4级驱动电路234Y的输入部63相当于被输入来自第3级驱动电路233Y的累积比较结果的第4级累积比较结果输入部(第4累积比较结果输入部)。

另外，如上所述，在本实施方式中从第2级驱动电路232Y的输出部73直接输出逻辑异或电路51的输出，因此也可以设为将第2级驱动电路232Y的逻辑异或电路51的输出经由开关93而与输出部73连接的结构。

图14是表示读出在图10中由地址(00000101)指定的驱动波形图案数据(0011111011000000)时的读出时序的例子的时间图。在图14中，示出输入到第1级驱动电路231Y的输入数据regData以及在第1级驱动电路231Y(IC1)、第2级驱动电路232Y(IC2)、第3级驱动电路233Y(IC3)和第4级驱动电路234Y(IC4)中分别输出的读出数据regOutO、逻辑异或输出regExOrO以及累积比较数据regOrO。在此，逻辑异或输出regExOrO是图9中的逻辑异或电路51(或逻辑与电路53)的输出信号。

当包含8比特的地址(00000101)的输入数据regData输入到各驱动电路23的寄存器46时，各驱动电路23的寄存器46从下一个时钟定时起输出包含16比特的驱动波形图案数据(0011111011000000)的读出数据regOutO。在此，设从第1级驱动电路231Y和第4级驱动电路234Y读出正确的数据，但是从第2级驱动电路232Y读出D02为“H”的错误的数据(0011111011000100)，另外，从第3级驱动电路233Y读出D01为“H”的错误的数据(0011111011000010)。

第1级驱动电路231Y的逻辑异或输出regExOrO和累积比较数据regOrO如上所述那样始终为“L”。

另外，第2级驱动电路232Y的逻辑异或输出regExOrO在读出数据regOutO中的D02的比特被读出的定时成为“H”。这是因为，在该定时，逻辑异或电路51被输入来自第1级驱动电路231Y的正确的“L”的读出数据regOutI和第2级驱动电路232Y中的错误的“H”的读出数据regOutO。另外，与此相伴，累积比较数据regOrO在D02的比特被读出的定时成为“H”。

第3级驱动电路233Y的逻辑异或输出regExOrO在读出数据regOutO中的D02和D01的比特被读出的定时成为“H”。这是因为，在D02的比特被读出的定时，逻辑异或电路51被输入来自第2级驱动电路232Y的错误的“H”的读出数据regOutI和第3级驱动电路233Y中的正确的“L”的读出数据regOutO，而且在D01的比特被读出的定时，逻辑异或电路51被输入来自第2级驱动电路232Y的正确的“L”的读出数据regOutI和第3级驱动电路233Y中的错误的“H”的读出数据regOutO。另外，累积比较数据regOrO在D02和D01的比特被读出的定时成为“H”。这是因为，到D02的比特为“H”的第2级驱动电路232Y为止的累积比较数据regOrO(第2级驱动电路232Y中的逻辑异或输出regExOrO)被输入到第3级驱动电路233Y的信号即累积比较数据regOrI与D01、D02的比特为“H”的第3级驱动电路233Y的逻辑异或输出regExOrO的逻辑或作为累积比较数据regOrO而输出。即，累积比较数据regOrO是将驱动波形图案数据的不同的比特的比较结果针对第1级驱动电路231Y～第3级驱动电路233Y累积得到的数据。

第4级驱动电路233Y的逻辑异或输出regExOrO在读出数据regOutO中的D01的比特被读出的定时成为“H”。这是因为，在D01的比特被读出的定时，逻辑异或电路51被输入来自第3级驱动电路233Y的错误的“H”的读出数据regOutI和第4级驱动电路234Y中的正确的“L”的读出数据regOutO。另外，累积比较数据regOrO表示到第3级驱动电路233Y为止的累积比较数据regOrO被输入到第4级驱动电路234Y的信号即累积比较数据regOrI与第4级驱动电路234Y的逻辑异或输出regExOrO的逻辑或，在D02和D01的比特被读出的定时成为“H”。即，累积比较数据regOrO是将驱动波形图案数据的不同的比特的比较结果针对第1级驱动电路231Y～第4级驱动电路234Y累积得到的数据。

这样，第4级驱动电路234Y的累积比较数据regOrO在D02和D01的比特被读出的定时成为“H”，因此检测出在某一个驱动电路23的寄存器46中D02和D01的比特的读出数据regOutO错误、即该比特中写入有错误的数据。

喷墨记录装置1在规定的定时执行以上说明的对于寄存器46的驱动波形图案数据的写入和读出时序。该规定的定时例如是接通了喷墨记录装置1的电源的定时，或者是进行基于与当前不同的驱动波形图案数据的记录的情况下的该记录之前的定时。在这些定时，CPU11从ROM13读出对于寄存器46的写入程序来执行，将ROM13中存储或从外部装置4输入的驱动波形图案数据写入到各驱动电路23的寄存器46。CPU11接着写入时序而执行从寄存器46的读出时序。在读出时序的结果、在经由图1的布线19中的将驱动部21K与CPU11进行连接的布线从各驱动电路23读出的数据中检测出表示存在不一致的数据(即，第4级驱动电路234Y的累积比较数据regOrO中的“H”的信号)的情况下，CPU11能够再次使用相同的数据来执行写入时序。

此外，在由非易失存储器构成寄存器46的情况下，不需要执行接通了喷墨记录装置1的电源的定时下的对于寄存器46的驱动波形图案数据的写入和读出时序。

此外，上述实施方式中作为例子说明了各驱动部21中四个驱动电路23被级联连接的方式，但是并不是将驱动电路23的数量限定于此，例如也可以是第1级驱动电路231Y和第2级驱动电路232Y这两个驱动电路23被级联连接的方式。在该情况下，通过获取后级的第2级驱动电路232Y的累积比较数据regOrO，能够通过1次的读出时序来确认两个驱动电路23的寄存器46中存储的驱动波形图案数据相同。

此外，在这种结构中还能够省略成为最后级的第2级驱动电路232Y的输出部71、72。

另外，还能够将被级联连接的驱动电路23的数量设为3或5以上。在该情况下，也通过获取最后级的驱动电路23的累积比较数据regOrO，能够通过1次的读出时序来确认所有驱动电路23的寄存器46中存储的驱动波形图案数据相同。

此外，在这种结构中也同样地，还能够省略成为最后级的驱动电路的输出部71、72。

另外，在上述实施方式中，说明了串联连接的四个驱动电路的开头的第1级驱动电路231Y～最后级的第4级驱动电路234Y分别相当于第1驱动电路、第2驱动电路、第3驱动电路、第4驱动电路的(如上所述，在存储部、比较部等中也具有同样的对应关系)优选方式，但是不限定于此。

例如在上述实施方式中，也可以设为不将来自第2级驱动电路232Y的寄存器46的读出数据输出到后级的第3级驱动电路233Y的结构。在该情况下，第1级驱动电路231Y和第3级驱动电路233Y相当于第1驱动电路，第2级驱动电路232Y和第4级驱动电路234Y相当于第2驱动电路。不管是哪一种情况，都构成为将串联连接的多个驱动电路中的前级的驱动电路的寄存器46的读出数据输出到相邻的后级的驱动电路来与后级的寄存器46的读出数据进行比较，从相连接的2个以上的驱动电路的开头起按顺序相当于第1驱动电路、第2驱动电路、····。

如上所述，本实施方式的喷墨头20具备相互电连接的第1级驱动电路231Y和第2级驱动电路232Y，第1级驱动电路231Y具备存储作为规定的设定的驱动波形图案数据的寄存器46以及将驱动波形图案数据中的至少一部分作为读出数据regOutO输出的输出部72，第2级驱动电路232Y具备存储驱动波形图案数据的寄存器46、从第1级驱动电路231Y的输出部72被输入读出数据regOutI的输入部62、将从输入部62输入的读出数据regOutI与第2级驱动电路232Y的寄存器46中存储的驱动波形图案数据中的与读出数据regOutI对应的部分进行比较的作为第2级比较部(第2比较部)的逻辑异或电路51和逻辑与电路53、以及输出从逻辑与电路53输出的比较结果的输出部73。根据这种结构，通过检测从第2级驱动电路232Y的输出部73输出的信号，能够容易地确认在第1级驱动电路231Y和第2级驱动电路232Y的寄存器46中写入有相同的数据。

另外，本实施方式的喷墨头20包括与第2级驱动电路232Y电连接的第3级驱动电路233Y，第2级驱动电路232Y具备将寄存器46中存储的驱动波形图案数据中的至少一部分作为读出数据regOutO输出的输出部72，第3级驱动电路233Y具备存储驱动波形图案数据的寄存器46、从第2级驱动电路232Y的输出部72被输入读出数据regOutI的输入部62、被输入从第2级驱动电路232Y的输出部73输出的比较结果的输入部63、将从输入部62输入的读出数据regOutI与第3级驱动电路233Y的寄存器46中存储的驱动波形图案数据中的与读出数据regOutI对应的部分进行比较的作为第3级比较部(第3比较部)的逻辑异或电路51和逻辑与电路53、以及将从逻辑与电路53输出的比较结果与从输入部63输入的比较结果进行累积来作为累积比较数据regOrO输出的输出部73。根据这种结构，通过检测从第3级驱动电路233Y的输出部73输出的信号，能够容易地确认在第1级驱动电路231Y、第2级驱动电路232Y以及第3级驱动电路233Y的寄存器46中写入有相同的数据。

另外，在本实施方式中，第3级驱动电路具备将寄存器46中存储的所述规定的设定中的至少一部分作为读出数据regOutO输出的输出部72，且喷墨头20具备与第3级驱动电路233Y电连接的第4级驱动电路234Y，第4级驱动电路234Y具备：存储驱动波形图案数据的寄存器46；从第3级驱动电路233Y的输出部72被输入读出数据regOutI的输入部62；被输入从第3级驱动电路233Y的输出部73输出的累积比较结果作为累积比较数据regOrI的输入部63；将从输入部62输入的读出数据regOutI与寄存器46中存储的驱动波形图案数据中的与读出数据regOutI对应的部分的数据进行比较的作为第4级比较部(第4比较部)的逻辑异或电路51和逻辑与电路53；以及将从逻辑与电路53输出的比较结果和从输入部63输入的累积比较数据regOrI进行累积来作为累积比较数据regOrO输出的输出部73。根据这种结构，通过检测从第4级驱动电路234Y的输出部73输出的信号，能够容易地确认在第1级驱动电路231Y～第4级驱动电路234Y的寄存器46中写入有相同的数据。

另外，更一般地说，第3级驱动电路233Y具备将寄存器46中存储的驱动波形图案数据中的至少一部分作为读出数据regOutO输出的输出部72，喷墨头20具备(N-3)个(N是4以上的整数)第M级驱动电路(M是满足4≤M≤N的整数)，第M级驱动电路具备存储驱动波形图案数据的寄存器46、被输入第(M-1)级驱动电路的输出部72的输出的输入部62、从第(M-1)级驱动电路的输出部73被输入累积比较数据regOrI作为累积比较结果的输入部63、将从输入部62输入的读出数据regOutI与寄存器46中存储的驱动波形图案数据中的与读出数据regOutI对应的部分的数据进行比较的作为第M级比较部的逻辑异或电路51和逻辑与电路53、以及将从逻辑与电路53输出的比较结果与从输入部63输入的累积比较数据regOrI进行累积来输出的输出部73，第M级驱动电路针对第(M-1)级驱动电路在电气上串联连接。根据这种结构，通过检测从最后级的驱动电路23(第N级驱动电路)的输出部73输出的信号，能够容易地确认在各驱动电路23的寄存器46中写入有相同的数据。

另外，本实施方式的喷墨头20具备相互电连接的第1级驱动电路231Y和第2级驱动电路232Y，第1级驱动电路231Y具备存储作为规定的设定的驱动波形图案数据的寄存器46、将驱动波形图案数据中的至少一部分作为读出数据regOutO输出的输出部72、将寄存器46中存储的驱动波形图案数据中的所述至少一部分与规定的参照数据进行比较的作为第1级比较部(第1比较部)的逻辑异或电路51和逻辑与电路53、以及输出作为逻辑与电路53的输出的比较结果的输出部73，第2级驱动电路232Y具备存储驱动波形图案数据的寄存器46、从第1级驱动电路231Y的输出部72被输入读出数据regOutI的输入部62、将从输入部62输入的读出数据regOutI与第2级驱动电路232Y的寄存器46中存储的驱动波形图案数据中的与读出数据regOutI对应的部分进行比较的作为第2级比较部(第2比较部)的逻辑异或电路51和逻辑与电路53、被输入来自第1级驱动电路231Y的输出部73的输出的输入部63、以及输出将从逻辑与电路53输出的比较结果和来自输入部63的输入进行累积而得到的累积比较数据regOrO的输出部73。根据这种结构，第2级驱动电路232Y能够将在第1级驱动电路231中将驱动波形图案数据的一部分与规定的参照数据进行比较而得到的结果和第2级驱动电路232Y中的比较结果进行累积来输出，通过检测从第2级驱动电路232Y的输出部73输出的信号，能够容易地确认在第1级驱动电路231Y和第2级驱动电路232Y的寄存器46中写入有相同的数据。

另外，本实施方式的喷墨头20包括与第2级驱动电路232Y电连接的第3级驱动电路233Y，第2级驱动电路232Y具备将寄存器46中存储的驱动波形图案数据中的至少一部分作为读出数据regOutO输出的输出部72，第3级驱动电路233Y具备存储驱动波形图案数据的寄存器46、从第2级驱动电路232Y的输出部72被输入读出数据regOutI的输入部62、被输入从第2级驱动电路232Y的输出部73输出的累积比较数据regOrO的输入部63、将从输入部62输入的读出数据regOutI与第3级驱动电路233Y的寄存器46中存储的驱动波形图案数据中的与读出数据regOutI对应的部分进行比较的作为第3级比较部(第3比较部)的逻辑异或电路51和逻辑与电路53、以及将从逻辑与电路53输出的比较结果和从输入部63输入的累积比较数据regOrI进行累积来作为累积比较数据regOrO输出的输出部73。根据这种结构，通过检测从第3级驱动电路233Y的输出部73输出的信号，能够容易地确认在第1级驱动电路231Y、第2级驱动电路232Y和第3级驱动电路233Y的寄存器46中写入有相同的数据。

另外，第1级驱动电路231Y具备被输入包含涉及驱动波形图案数据的地址的输入数据regData(设定信息)的输入部61以及输出输入数据regData的输出部71，第2级驱动电路232Y具备被输入第1级驱动电路231Y的输出部71所输出的输入数据regData的输入部61，从第1级驱动电路231Y的输出部72输出的读出数据regOutO的范围是基于该输入数据regData来决定的。根据这种结构，能够从被级联连接的第1级驱动电路231Y和第2级驱动电路232Y的寄存器46同时读出基于输入数据regData决定的范围的驱动波形图案数据来作为读出数据regOutO。因此，能够通过一次的读出时序来确认在各驱动电路23的寄存器46中写入有相同的数据。即使在第3级驱动电路233Y以后的驱动电路23进一步串联连接的情况下，也能够通过设为相同的结构来得到上述效果。

另外，喷墨头20具备进行对第1级驱动电路231Y和第2级驱动电路232Y的寄存器46写入驱动波形图案数据的写入模式与从该寄存器46输出读出数据regOutO的读出模式之间的切换的读写切换单元，在写入模式中，在输入数据regData中包含被写入的驱动波形图案数据。根据这种结构，能够容易地进行对于寄存器46的写入和读出。即使在第3级驱动电路233Y以后的驱动电路23进一步串联连接的情况下，也能够通过设为相同的结构来得到上述效果。

另外，喷墨头20具备输入切换部47(开关81、82、83)，该输入切换部47(开关81、82、83)切换：将输入到第1级驱动电路231Y的输入数据regData作为涉及驱动波形图案数据的写入或读出数据regOutO的输出的输入数据regData来输出到第1级驱动电路231Y和第2级驱动电路232Y的寄存器46、还是作为用于决定涉及墨的喷出量的驱动动作的输入数据(像素数据)来输出到作为规定的存储部的移位寄存器41。根据这种结构，在各驱动电路23中能够在对于寄存器46的驱动波形图案的写入或读出和上述输入数据(像素数据)对移位寄存器41的存储这两个用途中共用输入部61、62、63，能够削减驱动电路23的端子数量。即使在第3级驱动电路233Y以后的驱动电路23进一步串联连接的情况下，也能够通过设为相同的结构来得到上述效果。

另外，作为第2级驱动电路的第2级比较部(第2比较部)的逻辑异或电路51和逻辑与电路53将进行比较的数据以规定的数据单位进行比较。根据这种结构，能够按驱动波形图案数据中的每个与规定的数据单位有关的部分，确认在各驱动电路23的寄存器46中写入有相同的数据。

特别是，在本实施方式中规定的数据单位被设为1比特。根据这种结构，能够按驱动波形图案数据的每个比特，确认在各驱动电路23的寄存器46中写入有相同的数据。

即使在第3级驱动电路233Y以后的驱动电路23进一步串联连接的情况下，也能够通过设为相同的结构来得到上述效果。

另外，作为第2级累积比较结果输出部(第2累积比较结果输出部)的第2级驱动电路的输出部73以及作为第3级累积比较结果输出部(第3累积比较结果输出部)的第3级驱动电路的输出部73将进行比较的规定的数据单位的内容互不相同的比较结果进行累积来输出。根据这种结构，以规定的数据单位比较得到的多个比较结果被累积而从第3级驱动电路的输出部73作为累积比较数据regOrO输出，因此通过检测来自第2级驱动电路232Y的输出部73或第3级驱动电路233Y的输出部73的输出，能够汇总得到以规定的数据单位比较得到的多个比较结果。即使在第4级驱动电路234Y以后的驱动电路23进一步串联连接的情况下，也能够通过设为相同的结构来得到上述效果。

另外，第2级驱动电路232Y的第2级比较部(第2比较部)包括被输入从输入部62输入的读出数据regOutI以及本级的寄存器46中存储的驱动波形图案数据中的与该读出数据regOutI对应的部分的数据的逻辑异或电路。根据这种结构，仅在被输入的两个读出数据regOutI和读出数据regOutO不同的情况下，逻辑异或电路的输出成为高电平(真)。因此，通过逻辑异或电路51，能够确认来自前级和本级的寄存器46的读出数据regOutI和读出数据regOutO是否一致。即使在第3级驱动电路233Y以后的驱动电路23进一步串联连接的情况下，也能够通过设为相同的结构来得到上述效果。

另外，第1级驱动电路231Y的第1级比较部(第1比较部)包括被输入规定的参照数据和来自寄存器46的读出数据regOutO的逻辑异或电路51以及一方的输入被输入逻辑异或电路51的输出的逻辑与电路53，逻辑与电路53的另一方的输入被输入使逻辑与电路53的输出为假的信号，第1级比较部(第1比较部)将逻辑与电路53的输出作为比较结果。根据这种结构，不依赖于来自第1级驱动电路231Y的寄存器46的读出数据regOutO的值，而能够从逻辑与电路53输出表示不存在数据的错误的值。因而，能够在第1级驱动电路231Y和第2级驱动电路232Y～第4级驱动电路234Y(或第N级驱动电路)中使用相同的芯片，生产率提高。

另外，在本实施方式中，规定的设定是决定涉及墨的喷出量的驱动动作的驱动波形图案数据。根据这种结构，能够容易地检测在各驱动电路23的寄存器46中写入有相同的驱动波形图案数据。

另外，本实施方式的喷墨记录装置1具备具有上述结构的喷墨头20，因此能够容易地确认在各驱动电路23的寄存器46中写入有相同的数据。

接着，说明本实施方式的喷墨记录装置1和喷墨头20的变形例。以下的各变形例既可以与上述实施方式相组合，而且也可以与其它任一个变形例相组合。

<变形例1>

图15是表示变形例1所涉及的驱动电路23的输入输出部49的图。下面，以与图9的差异为中心来进行说明。

在各驱动电路23中设置有四个输入部61、62、63、64以及四个输出部71、72、73、74。输入部61、62、63以及输出部71、72、73的连接目的地与上述实施方式相同。新设置的输入部64和输出部74在使能信号regEN被无效的情况下分别与移位寄存器41连接。另外，输出部74在使能信号regEN被有效的情况下与逻辑与电路53的输出连接。输出部74与下级的驱动电路23的输入部64电连接。

在本变形例1中，在像素数据的传输时，输入部61、62、63、64被输入4比特的像素数据的各比特值SI0～SI3，从输出部71、72、73、74输出4比特的像素数据的各比特值SO0～SO3。

另一方面，在从寄存器46读出驱动波形图案数据时，从输出部74输出逻辑与电路53的输出结果(逻辑异或输出regExOrO)。因而，通过检测来自第2级驱动电路232Y和第3级驱动电路233Y的输出部74的输出信号，能够检测从前级的驱动电路23读出并输入的读出数据regOutI与本级的驱动电路23的读出数据regOutO是否不同。具体地说，在被输入的读出数据regOutI与读出的读出数据regOutO不同的情况下，针对该比特的定时下的来自输出部74的输出信号即逻辑异或输出regExOrO成为“H”。

此外，在本变形例1的结构中，被传输的像素数据的比特数也可以是3比特以下。在该情况下，使用四个输入部61、62、63、64以及输出部71、72、73、74中的与所需的比特数量相应的输入部、输出部即可。另外，在本变形例1的结构中，也可以在对于寄存器46的驱动波形图案数据的读出时不使用输入部64和输出部74。另外，本变形例1中的输入部和输出部的数量不限于各4个，能够设为像素数据的传输所需的数量和在读出时序中需要的数量中的多的一方的数量。

如上所述，根据本变形例1的结构，通过检测来自输出部74的逻辑异或输出regExOrO，能够检测在前级的驱动电路23和本级的驱动电路23中来自寄存器46的读出数据regOutI与读出数据regOutO是否不同。在上述实施方式中，通过检测从最后级的驱动电路23的输出部73输出的累积比较数据regOrO，能够检测来自至少一个驱动电路23的寄存器46的读出数据regOutO与其它不同，而根据本变形例1，能够确认来自哪个驱动电路23的寄存器46的读出数据regOutO与前级的读出数据regOutO不同。

<变形例2>

图16是表示变形例2所涉及的驱动电路23的输入输出部49的图。另外，图17是表示本变形例中的读出时序的例子的时间图。下面，关于图16，以与变形例1所涉及的图15的差异为中心来进行说明。

在图16的驱动电路23中，未设置有反相电路52和逻辑与电路53，逻辑异或电路51的输出直接与逻辑或电路54的输入及开关94连接。与之相伴，设定信号regCasc未输入到驱动电路23。在本变形例2中，逻辑异或电路51相当于比较部。

在设为这种结构的基础上，在从寄存器46的读出时序中，第1级驱动电路231Y的输入部63被输入图17所示的参照数据regOut_ref。在此，参照数据regOut_ref是在与来自寄存器46的读出数据regOutO对应的定时输入的正确的驱动波形图案数据。参照数据regOut_ref是输入到作为第1级驱动电路231Y的比较部的逻辑异或电路51(第1级比较部(第1比较部))的规定的参照数据信号的一个方式。通过设为这种结构，在第1级驱动电路231Y的逻辑异或电路51中，将来自寄存器46的读出数据regOutO与作为正确的驱动波形图案数据的参照数据regOut_ref进行比较，并输出其比较结果。因此，即使不是如上述实施方式所涉及的图9和变形例1所涉及的图15所示那样设置反相电路52和逻辑与电路53来对反相电路52输入设定信号regCasc，只要读出数据regOutO与参照数据regOut_ref一致，就从逻辑异或电路51输出“L”。另外，在图9和图15的结构中，与读出数据regOutO的值无关地从逻辑或电路53始终输出“L”，因此即使在第1级驱动电路231Y中读出数据regOutO错误，在第2级驱动电路232Y～第4级驱动电路234Y的读出数据中也存在相同的错误的情况下，也无法检测该情况，但是在本变形例2中，在读出数据regOutO错误的情况下、即与参照数据regOut_ref不同的情况下，逻辑异或电路51的输出成为“H”，输出部73、74被输出“H”的信号，因此即使在第1级驱动电路231Y～第4级驱动电路234Y的读出数据中存在相同的错误的情况下，也能够通过针对第1级驱动电路231Y中的读出数据regOutO检测错误来检测这些错误。

这样，在本变形例2中，第1级驱动电路231Y的第1级比较部(第1比较部)包括一方的输入被输入来自寄存器46的读出数据regOutO的逻辑异或电路51，逻辑异或电路51的另一方的输入被输入正确的驱动波形图案的设定中的与来自寄存器46的读出数据regOutO对应的部分的数据作为规定的参照数据，第1级比较部(第1比较部)将逻辑异或电路51的输出作为比较结果。另外，从作为第1级结果输出部(第1结果输出部)的输出部73输出该比较结果。第2级驱动电路232Y从作为第2级累积比较结果输出部(第2累积比较结果输出部)的输出部73输出将输入到作为第2级结果输入部(第2结果输入部)的输入部63的该比较结果和作为第2级比较部(第2比较部)的逻辑异或电路51中的比较结果进行累积而得到的累积比较数据regOrO(累积比较结果)。根据这种结构，不需要反相电路52和逻辑与电路53，而且不需要将设定信号regCasc输入到各驱动电路23，因此能够简化驱动电路23的结构。另外，在逻辑异或电路51中将读出数据regOutO与正确的参照数据regOut_ref进行比较，因此能够在第1级驱动电路231Y中检测出读出数据regOutO的错误。另外，第2级驱动电路232Y将在第1级驱动电路231中将读出数据regOutO与正确的参照数据regOut_ref进行比较得到的结果和第2级驱动电路232Y中的比较结果进行累积来输出，因此通过检测从第2级驱动电路232Y的输出部73输出的信号，在第1级驱动电路231Y或第2级驱动电路232Y的寄存器46中写入有错误的数据的情况下能够容易地确认该情况。

另外，与第2级驱动电路232Y电连接的第3级驱动电路233Y具备被输入从第2级驱动电路232Y的输出部73输出的累积比较数据regOrO的输入部63以及将从作为第3级比较部(第3比较部)的逻辑异或电路51输出的比较结果和从输入部63输入的累积比较数据regOrI进行累积来作为累积比较数据regOrO(累积比较结果)输出的作为第3级累积比较结果输出部(第3累积比较结果输出部)的输出部73。根据这种结构，通过检测从第3级驱动电路233Y的输出部73输出的信号，在第1级驱动电路231Y、第2级驱动电路232Y以及第3级驱动电路233Y的寄存器46的某一个中写入有错误的数据的情况下能够容易地确认该情况。

此外，也可以代替上述结构，而将来自第1级驱动电路231Y的寄存器46的读出数据regOut输入到第1级驱动电路231Y的逻辑异或电路51的两个输入。具体地说，在图16所涉及的结构中，将来自寄存器46的输出输入到逻辑异或电路51的一方的输入，并且还经由输入部62输入到逻辑异或电路51的另一方的输入。通过这种结构，也无需设置图9和图15所示的反相电路52和逻辑与电路53，能够从逻辑异或电路51始终输出“L”。

另外，在变形例2中，也可以设为不将来自第1级驱动电路231Y的寄存器46的读出数据输出到后级的第2级驱动电路232Y的结构。在该情况下，第2级驱动电路232Y～第4级驱动电路234Y分别相当于第1驱动电路、第2驱动电路、第3驱动电路。

<变形例3>

接着，说明变形例3的喷墨记录装置1。

在上述实施方式中，作为寄存器46中存储的参数(规定的设定)，以驱动波形图案数据为例进行了说明，但是不限定于此。该参数只要是在通过喷墨记录装置1进行记录时参照的数据，就可以是任意的数据，例如也可以是决定像素数据传输模式的设定值。

在此，像素数据传输模式用于决定作为输入到驱动电路23的输入数据的像素数据的解码方法。例如从像素数据为4比特(16浓淡度)的情况下的第1像素数据传输模式、像素数据为2比特(4浓淡度)的情况下的第2像素数据传输模式以及像素数据为1比特(2浓淡度)的情况下的第3像素数据传输模式中选择像素数据传输模式。

在第1像素数据传输模式中，如图15所示，四个输入部61、62、63、64分别被输入像素数据(4比特)的各比特的数据，而且从输出部71、72、73、74输出到下级的驱动电路23。

另外，在第2像素数据传输模式中，例如输入部61、62分别被输入向第奇数个墨喷出机构提供的像素数据(2比特)的各比特的数据，从输出部71、72输出并输出到下级的驱动电路23。另外，输入部63、64分别被输入向第偶数个墨喷出机构提供的像素数据的各比特的数据，从输出部73、74输出并输出到下级的驱动电路23。

另外，在第3像素数据传输模式中，使用输入部61和输出部71来进行向第1、5、9、…(4n-3)个墨喷出机构提供的1比特的像素数据的输入和输出，使用输入部62和输出部72来进行向第2、6、10、…(4n-2)个墨喷出机构提供的1比特的像素数据的输入和输出，使用输入部64和输出部74来进行向第3、7、11、…(4n-1)个墨喷出机构提供的1比特的像素数据的输入和输出，使用输入部63和输出部73来进行向第4、8、12、…(4n)个墨喷出机构提供的1比特的像素数据的输入和输出。

如第2或第3像素数据传输模式那样，在某个时钟定时，不是将四个输入部61、62、63、64以及输出部71、72、73、74仅使用于单个像素数据的传输，而是分配到多个像素数据的传输用途，从而能够增大能够在每单位时间内传输的像素数据的数量。

像素数据传输模式的选择是通过如下方式来进行的：使寄存器46事先存储表示选择第1～第3像素数据传输模式中的哪个模式的设定值，由CPU11参照该设定值。关于用于选择像素数据传输模式的设定值对寄存器46的写入和读出，能够与上述实施方式中说明的驱动波形图案数据的写入和读出同样地进行。

在将用于选择像素数据传输模式的设定值存储到寄存器46的情况下，优选的是在每次通过喷墨记录装置1进行图像的形成时都进行写入和读出。或者，至少在喷墨记录装置1所选择的像素数据传输模式与当前的设定不同的状态下进行图像的形成的情况下，需要在进行该图像的形成之前进行。

以上说明了本发明的实施方式和变形例，本发明不限于上述实施方式和变形例，能够进行各种变更。

例如在上述实施方式中，在像素数据的输入输出和对于寄存器46的驱动波形图案数据的写入或读出这两个用途中共用输入部61、62、63以及输出部71、72、73，但是也可以设为按这些用途分别具备不同的输入部和输出部的结构。

另外，在上述实施方式中，在从寄存器46读出驱动波形图案数据时，对开头的第1级驱动电路231Y的输入部61输入地址，将该地址经由输出部71依次提供给后级的驱动电路，但是地址输入的方式不限于此。例如，也可以是对各驱动电路23直接输入地址的方式。另外，同样地，在对寄存器46写入驱动波形图案数据时，也可以是将地址和驱动波形图案数据直接输入到各驱动电路23的方式。

另外，在上述实施方式中，通过将要读出的驱动波形图案数据的地址输入到寄存器来从寄存器46读出数据，但是也可以是通过将用于进行期望的数据的读出的命令输入到寄存器46来从寄存器46读出数据的方式。例如在未指定地址的情况下，也可以读出寄存器46的全部数据。

另外，在上述实施方式中，在读出驱动波形图案数据时，按每比特进行驱动波形图案数据的比较，进行数据是否一致的检测，但是比较的单位不限于此，只要是在根据设定信息决定的范围，就可以是任意的单位。

例如，也可以读入驱动波形图案数据中的多个比特来按该多个比特进行比较，也可以在读入驱动波形图案数据的整体之后进行它们的比较。在这些情况下，关于驱动电路23也可以适当变更图9、图15或图16所示的电路的一部分。

另外，在上述实施方式中，说明了使通道28的隔壁29变形的剪切模式的喷墨头20，但是墨喷出机构的方式不限于此。例如，也可以将本发明使用于使用压电元件的基于墨室上壁的薄膜振动的墨喷出机构(弯曲模式)的喷墨头，也可以使用于热方式的喷墨头。

另外，在上述实施方式中，将各喷墨头20的喷嘴列22所包含的喷嘴的数量设为512个，但是喷嘴的数量不限于此，能够根据需要来增减。另外，说明了各喷墨头20具备单个喷嘴列22的结构，但是也可以在各喷墨头20中设置2列或3列以上的喷嘴列。

另外，在上述实施方式中，使与128通道对应的驱动电路23进行级联连接，但是各驱动电路23的对应通道数不限于此，也能够根据需要来增减。

除此以外，关于像素数据的比特数、锁存电路的数量、驱动电压图案的形状、各驱动电路23的内部结构等在上述实施方式中示出的具体结构、配置，能够在不脱离本发明的宗旨的范围内适当变更。

Claims (21)

1.一种喷墨头，具备多个驱动电路，通过由该多个驱动电路进行的基于规定的设定的驱动动作来进行墨的喷出，该喷墨头的特征在于，

所述多个驱动电路中包括第1驱动电路以及在该第1驱动电路的后级电连接的第2驱动电路，

所述第1驱动电路具备：

第1存储部，存储所述规定的设定；以及

第1设定输出部，将所述规定的设定中的至少一部分作为读出数据输出，

所述第2驱动电路具备：

第2存储部，存储所述规定的设定；

第2设定输入部，被输入所述第1设定输出部的输出；

第2比较部，将从该第2设定输入部输入的读出数据与在所述第2存储部中存储的所述规定的设定中的与该读出数据对应的部分的数据进行比较；以及

第2结果输出部，输出所述第2比较部的比较结果。

2.根据权利要求1所述的喷墨头，其特征在于，

所述多个驱动电路中包括在所述第2驱动电路的后级电连接的第3驱动电路，

所述第2驱动电路具备将所述第2存储部中存储的所述规定的设定中的至少一部分作为读出数据输出的第2设定输出部，

所述第3驱动电路具备：

第3存储部，存储所述规定的设定；

第3设定输入部，被输入所述第2设定输出部的输出；

第3结果输入部，被输入从所述第2结果输出部输出的比较结果；

第3比较部，将从所述第3设定输入部输入的读出数据与在所述第3存储部中存储的所述规定的设定中的与该读出数据对应的部分的数据进行比较；以及

第3累积比较结果输出部，输出将所述第3比较部的比较结果和从所述第3结果输入部输入的比较结果进行累积而得到的累积比较结果。

3.一种喷墨头，具备多个驱动电路，通过由该多个驱动电路进行的基于规定的设定的驱动动作来进行墨的喷出，该喷墨头的特征在于，

所述多个驱动电路中包括第1驱动电路以及在该第1驱动电路的后级电连接的第2驱动电路，

所述第1驱动电路具备：

第1存储部，存储所述规定的设定；

第1设定输出部，将所述规定的设定中的至少一部分作为读出数据输出；

第1比较部，将所述第1存储部中存储的所述规定的设定中的所述至少一部分与规定的参照数据进行比较；以及

第1结果输出部，输出所述第1比较部的比较结果，

所述第2驱动电路具备：

第2存储部，存储所述规定的设定；

第2设定输入部，被输入所述第1设定输出部的输出；

第2比较部，将从该第2设定输入部输入的读出数据与在所述第2存储部中存储的所述规定的设定中的与该读出数据对应的部分的数据进行比较；

第2结果输入部，被输入来自所述第1结果输出部的输出；以及

第2累积比较结果输出部，输出将所述第2比较部的比较结果和来自所述第2结果输入部的输入进行累积而得到的累积比较结果。

4.根据权利要求3所述的喷墨头，其特征在于，

所述多个驱动电路中包括在所述第2驱动电路的后级电连接的第3驱动电路，

所述第2驱动电路具备将所述第2存储部中存储的所述规定的设定中的至少一部分作为读出数据输出的第2设定输出部，

所述第3驱动电路具备：

第3存储部，存储所述规定的设定；

第3设定输入部，被输入所述第2设定输出部的输出；

第3累积比较结果输入部，被输入从所述第2累积比较结果输出部输出的累积比较结果；

第3比较部，将从所述第3设定输入部输入的读出数据与在所述第3存储部中存储的所述规定的设定中的与该读出数据对应的部分的数据进行比较；以及

第3累积比较结果输出部，输出将所述第3比较部的比较结果和从所述第3累积比较结果输入部输入的累积比较结果进行累积而得到的累积比较结果。

5.根据权利要求1或3所述的喷墨头，其特征在于，

所述第1驱动电路具备：

第1设定信息输入部，被输入与所述规定的设定有关的设定信息；以及

第1设定信息输出部，输出该设定信息，

所述第2驱动电路具备被输入所述第1设定信息输出部所输出的所述设定信息的第2设定信息输入部，

从所述第1设定输出部输出的读出数据的范围以及由所述第2比较部进行比较的、所述第2存储部中存储的所述规定的设定中的与该读出数据对应的部分的数据的范围是基于所述设定信息来决定的。

6.根据权利要求5所述的喷墨头，其特征在于，

具备读写切换单元，该读写切换单元进行对所述第1存储部和所述第2存储部写入所述规定的设定的写入模式与从所述第1存储部和所述第2存储部输出读出数据的读出模式之间的切换，

在所述写入模式中，所述设定信息中包含被写入的所述规定的设定。

7.根据权利要求6所述的喷墨头，其特征在于，

具备输入切换单元，该输入切换单元切换：将输入到所述第1设定信息输入部的输入数据作为与所述规定的设定的写入或读出数据的输出有关的所述设定信息来输出到所述第1存储部和所述第2存储部，还是作为用于决定与所述墨的喷出量有关的驱动动作的输入数据来输出到规定的存储部。

8.根据权利要求1、3、5、6、7中的任一项所述的喷墨头，其特征在于，

所述第2比较部将要进行所述比较的数据以规定的数据单位来比较。

9.根据权利要求2或4所述的喷墨头，其特征在于，

所述第1驱动电路具备：

第1设定信息输入部，被输入与所述规定的设定有关的设定信息；以及

第1设定信息输出部，输出该设定信息，

所述第2驱动电路具备：

第2设定信息输入部，被输入所述第1设定信息输出部所输出的所述设定信息；以及

第2设定信息输出部，输出该设定信息，

所述第3驱动电路具备被输入所述第2设定信息输出部所输出的所述设定信息的第3设定信息输入部，

从所述第1设定输出部和所述第2设定输出部分别输出的读出数据的范围和由所述第3比较部进行比较的、所述第3存储部中存储的所述规定的设定中的与该读出数据对应的部分的数据的范围是基于所述设定信息来决定的。

10.根据权利要求9所述的喷墨头，其特征在于，

具备读写切换单元，该读写切换单元进行对所述第1存储部、所述第2存储部以及所述第3存储部写入所述规定的设定的写入模式与从所述第1存储部、所述第2存储部以及所述第3存储部输出读出数据的读出模式之间的切换，

在所述写入模式中，所述设定信息中包含被写入的所述规定的设定。

11.根据权利要求10所述的喷墨头，其特征在于，

具备输入切换单元，该输入切换单元切换：将输入到所述第1设定信息输入部的输入数据作为与所述规定的设定的写入或读出数据的输出有关的所述设定信息来输出到所述第1存储部、所述第2存储部以及所述第3存储部，还是作为用于决定与所述墨的喷出量有关的驱动动作的输入数据来输出到规定的存储部。

12.根据权利要求2、4、9、10、11中的任一项所述的喷墨头，其特征在于，

所述第2比较部和所述第3比较部将要进行所述比较的数据以规定的数据单位来比较。

13.根据权利要求12所述的喷墨头，其特征在于，

所述第3累积比较结果输出部将所述比较的规定的数据单位的内容互不相同的比较结果进行累积来输出。

14.根据权利要求3或4所述的喷墨头，其特征在于，

所述第2比较部将要进行所述比较的数据以规定的数据单位来比较，

所述第2累积比较结果输出部将所述比较的规定的数据单位的内容互不相同的比较结果进行累积来输出。

15.根据权利要求8、12、13、14中的任一项所述的喷墨头，其特征在于，

所述规定的数据单位是1比特。

16.根据权利要求15所述的喷墨头，其特征在于，

所述第2比较部包括被输入从所述第2设定输入部输入的读出数据以及所述第2存储部中存储的所述规定的设定中的与该读出数据对应的部分的数据的逻辑异或电路。

17.根据权利要求12或13所述的喷墨头，其特征在于，

所述规定的数据单位是1比特，

所述第2比较部包括被输入从所述第2设定输入部输入的读出数据以及所述第2存储部中存储的所述规定的设定中的与该读出数据对应的部分的数据的逻辑异或电路，

所述第3比较部包括被输入从所述第3设定输入部输入的读出数据以及所述第3存储部中存储的所述规定的设定中的与该读出数据对应的部分的数据的逻辑异或电路。

18.根据权利要求3或4所述的喷墨头，其特征在于，

所述第1比较部包括：

逻辑异或电路，被输入所述规定的参照数据以及来自所述第1存储部的所述读出数据；以及

逻辑与电路，一方的输入被输入该逻辑异或电路的输出，

其中，所述逻辑与电路的另一方的输入被输入使所述逻辑与电路的输出为假的信号，

所述第1比较部将所述逻辑与电路的输出作为比较结果。

19.根据权利要求3或4所述的喷墨头，其特征在于，

所述第1比较部包括一方的输入被输入来自所述第1存储部的所述读出数据的逻辑异或电路，

所述逻辑异或电路的另一方的输入被输入正确的所述规定的设定中的、与来自所述第1存储部的读出数据对应的部分的数据作为所述规定的参照数据，

所述第1比较部将所述逻辑异或电路的输出作为比较结果。

20.根据权利要求1～19中的任一项所述的喷墨头，其特征在于，

所述规定的设定是决定与所述墨的喷出量有关的驱动动作的驱动波形图案数据。

21.一种喷墨记录装置，其特征在于，

具备权利要求1～20中的任一项所述的喷墨头。