CN105278938A - 一种芯片集成方法及装置 - Google Patents
一种芯片集成方法及装置 Download PDFInfo
- Publication number
- CN105278938A CN105278938A CN201410309541.2A CN201410309541A CN105278938A CN 105278938 A CN105278938 A CN 105278938A CN 201410309541 A CN201410309541 A CN 201410309541A CN 105278938 A CN105278938 A CN 105278938A
- Authority
- CN
- China
- Prior art keywords
- module
- sub
- port
- module port
- connection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010354 integration Effects 0.000 title claims abstract description 52
- 238000000034 method Methods 0.000 title claims abstract description 23
- 238000013461 design Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 6
- 230000008569 process Effects 0.000 description 4
- 238000004891 communication Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 230000004069 differentiation Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2111/00—Details relating to CAD techniques
- G06F2111/04—Constraint-based CAD
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2115/00—Details relating to the type of the circuit
- G06F2115/02—System on chip [SoC] design
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F2213/0038—System on Chip
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Stored Programmes (AREA)
Abstract
本发明公开了一种芯片集成方法,输入需要查找的参数文件的参数文件信息,根据输入的参数文件信息获取子模块端口列表,根据获取的子模块端口列表和预先配置的连线表进行模块端口和/或子模块端口之间的连接,根据模块端口和/或子模块端口之间的连接生成顶层文件,实现芯片集成。本发明还同时公开了一种芯片集成装置。
Description
技术领域
本发明涉及芯片处理技术,尤其涉及一种芯片集成方法及装置。
背景技术
随着通信产业的蓬勃发展,系统芯片(System-on-Chip,SoC)的设计作为通信产业发展的核心技术,显得尤为重要;SoC的设计需要兼顾芯片的性能、功耗、面积以及设计周期等要求。在SoC的设计中,寄存器转换级电路(RegisterTransferLevel,RTL)代码的集成,尤其是顶层代码的集成对上述因素有着重要的影响;例如,在芯片模块多、芯片模块改动次数多而频繁、参与SoC的设计的团队多而设计周期短时,顶层代码的集成对SoC的设计的影响可能是决定性的。
目前,传统的SoC的设计是由少数经验丰富的设计人员参与顶层代码的集成,通过与各芯片模块设计人员的沟通手工连接而成;这样,一方面,这个过程需要大量的时间,不仅延长SoC的设计周期,而且降低芯片的市场价值;另一方面,每个SoC的设计单位都有特定的集成规范,接口、命名风格和模块划分等都有所差异;虽然有商业化的工具辅助芯片集成工作,但是很难满足具体应用的差异化需求,实际使用效率低。
发明内容
有鉴于此,本发明实施例期望提供一种芯片集成方法及装置,能够快速实现SoC的集成,缩短SoC的设计周期,降低SoC的制作成本,提高使用效率。
本发明实施例的技术方案是这样实现的:
本发明实施例提供一种芯片集成方法,包括:输入需要查找的参数文件的参数文件信息,根据输入的参数文件信息获取子模块端口列表,根据获取的子模块端口列表和预先配置的连线表进行模块端口和/或子模块端口之间的连接,根据模块端口和/或子模块端口之间的连接生成顶层文件,实现芯片集成。
优选地,所述根据输入的参数文件信息获取子模块端口列表,包括:根据参数文件信息中的参数文件名称和参数文件目录,在预先配置并存储的配置文件中查找所需的参数文件,并从查找到的参数文件中提取子模块代码,获取子模块端口列表。
优选地,所述根据获取的子模块端口列表和预先配置的连线表进行模块端口和/或子模块端口之间的连接,包括:从预先配置的连线表获取模块端口列表,根据获取的模块端口列表和子模块端口列表进行模块端口与模块端口之间的连接、子模块端口与子模块端口之间的连接、模块端口与子模块端口之间的连接。
优选地,所述模块端口列表包括:模块端口的输入/输出类型和模块端口位宽;所述子模块端口列表包括:子模块端口的输入/输出类型和子模块端口位宽。
优选地,所述模块端口的位宽和/或子模块端口的位宽不匹配时,所述进行模块端口和/或子模块端口之间的连接时,只连接低位数据,高位数据接零;
所述模块端口的位宽和/或子模块端口的位宽匹配时,模块端口和/或子模块端口直接进行连接。
本发明实施例还提供一种芯片集成装置,所述装置包括:输入模块、获取模块、连接模块和集成模块;其中,
所述输入模块,用于输入需要查找的参数文件信息;
所述获取模块,用于根据输入模块输入的参数文件信息获取子模块端口列表;
所述连接模块,用于根据获取模块获取的子模块端口列表和预先配置的连线表进行模块端口和/或子模块端口之间的连接;
所述集成模块,用于根据模块端口和/或子模块端口之间的连接生成顶层文件,实现芯片集成。
优选地,所述获取模块具体用于,根据参数文件信息中的参数文件名称和参数文件目录,在预先配置并存储的配置文件中查找所需的参数文件,并从在查找到的参数文件中提取子模块代码,获取子模块端口列表。
优选地,所述连接模块具体用于,从预先配置的连线表获取模块端口列表,根据获取的模块端口列表和子模块端口列表进行模块端口与模块端口之间的连接、子模块端口与子模块端口之间的连接、模块端口与子模块端口之间的连接。
优选地,所述端口列表包括:模块端口的输入/输出类型和模块端口位宽;
所述子模块端口列表包括:子模块端口的输入/输出类型和子模块端口位宽。
优选地,所述模块端口的位宽和/或子模块端口的位宽不匹配时,所述连接模块进行模块端口和/或子模块端口之间的连接时,只连接低位数据,高位数据接零;
所述模块端口的位宽和/或子模块端口的位宽匹配时,模块端口和/或子模块端口直接进行连接。
本发明实施例所提供的芯片集成方法及装置,输入需要查找的参数文件的参数文件信息,根据输入的参数文件信息获取子模块端口列表,再根据获取的子模块端口列表和预先配置的连线表进行模块端口和/或子模块端口之间的连接,最后根据模块端口和/或子模块端口之间的连接生成顶层文件,实现芯片集成。如此,通过自动获取子模块端口列表和模块端口列表进行模块端口之间、子模块端口之间、模块端口与子模块端口之间的连接,能够快速实现SoC的集成,缩短SoC的设计周期,降低SoC的制作成本,提高使用效率,进而提高市场竞争力。
附图说明
图1为本发明实施例芯片集成方法的处理流程示意图;
图2为利用本发明实施例所述技术方案实现SoC集成结果示意图;
图3为利用本发明实施例所述技术方案进行SoC集成的使用示意图;
图4为本发明实施例芯片集成方法的组成结构示意图。
具体实施方式
本发明实施例中,输入需要查找的参数文件的参数文件信息,根据输入的参数文件信息获取子模块端口列表,根据获取的子模块端口列表和预先配置的连线表进行模块端口和/或子模块端口之间的连接,根据模块端口和/或子模块端口之间的连接生成顶层文件,实现芯片集成。
具体的,所述模块端口和/或子模块端口之间的连接包括三种连接:模块端口之间的连接、子模块端口之间的连接、模块端口与子模块端口之间的连接。
本发明实施例中,芯片集成方法的处理流程如图1所示,包括以下步骤:
步骤101,输入需要查找的参数文件的参数文件信息;
其中,所述参数文件信息包括:参数文件的名称和参数文件的目录。
步骤102,根据输入的参数文件信息获取子模块端口列表;
具体地,根据参数文件信息中的参数文件名称和参数文件目录,在预先设置并存储的配置文件中查找所需的参数文件,并从查找到的参数文件中提取子模块代码,获取存储于子模块内的子模块端口列表;
其中,所述参数文件包括:子模块代码的名称、子模块代码的存放路径、芯片集成工作模式的选择、是否使用已有的连线表、子模块例化名称、模块名称、子模块中调用的文件的搜索位置,以及内部总线的连线方式等。
所述子模块端口列表包括:子模块端口的输入/输出类型和子模块端口位宽;所述子模块端口的输入/输出类型包括:input、output和inout;所述子模块端口位宽可由子模块使用Verilog语法中的parameter或define参数进行定义;
所述配置文件包括:芯片集成工作模式的选择、是否使用已有的连线表、子模块例化名称、模块名称、以及子模块中调用的文件的搜索位置等。
步骤103,根据获取的子模块端口列表和预先配置的连线表进行模块端口和/或子模块端口之间的连接;
这里,为了进一步简化SoC集成过程,减少SoC集成过程中的出错概率,可由预先配置的连线表中获得模块端口列表;所述模块端口列表包括:模块端口的输入/输入类型和模块端口位宽;所述模块端口的输入/输出类型包括:input、output和inout;
所述连线表为文本文件格式,包括三部分内容:第一部分为模块端口的描述,如:模块端口的名称、模块端口的输入/输出类型以及模块端口的位宽等;第二部分为模块与子模块之间的连接关系,如:输出信号的路径、输入信号的路径以及连线名称等;第三部分为对需要直接为高电平或低电平的信号进行赋值时,模块端口和子模块端口的信号初始化值;
具体地,从预先配置的连线表获取模块端口列表,根据获取的模块端口列表和子模块端口列表进行模块端口与模块端口之间的连接、子模块端口与子模块端口之间的连接、以及模块端口与子模块端口之间的连接;
在进行模块端口和/或子模块端口连接时,模块端口的位宽和/或子模块端口的位宽匹配时,直接进行模块端口与模块端口之间的连接、子模块端口与子模块端口之间的连接、以及模块端口与子模块端口之间的连接;模块端口的位宽和/或子模块端口的位宽不匹配时,只连接低位,高位接零;
其中,所述子模块端口连接指子模块之间的信号连接;所述子模块端口之间连接的实现方式包括以下三种,根据实际需求单独使用三种连接方式中的一种、两种或三种可实现子模块端口之间的连接:
第一种,基于配置文件中描述的总线连接方式,根据总线信号具有的特定标识字段识别和连接模块端口的总线、子模块端口的总线;其中,总线分为标准总线和非标准总线,标准总线包括:ACE、AXI、AHB和APB;对于AHB和APB等配置总线,可以是一对多的总线连接方式,即:一组主总线与多组辅总线互连;
第二种,基于连线表中的不规则信号连接方式,通过读取已有的顶层集成文件,导出连线表,通过连线表信息进行子模块端口的连接;导出连线表便于修改子模块之间的连接和项目之间的传递;
第三种,在已有顶层模块上修改连接,并选择记录或不记录;其中,记录表示SoC集成后,会将手动修改的连接信息添加到连线表;不记录表示SoC集成后,不将手动修改的连接信息添加到连线表;
本发明实施例中,也可以约定子模块端口只接“0”或只接“1”。
当配置文件、旧的顶层文件、更新后的顶层文件中的连接关系发生冲突时,配置文件的优先级最高,更新后的顶层文件的优先级次之。
步骤104,根据模块端口和/或子模块端口之间的连接生成顶层文件,实现芯片集成;
具体地,所述生成的顶层文件包括:
(1)顶层文件的变化信息及警告,如:增加或删除的模块、增加或删除的管脚、增加或删除的现网定义、以及增加或删除的模块端口等;
(2)连线表的变化信息及警告,如:增加或删除的管脚、增加或删除的端口模块、增加或删除的模块端口初始化、没有找到的输入端口、重复声明的管脚定义、以及连线表的相关信息;
(3)提示获取子模块端口列表时发现的问题,如:没有找到子模块文件中要求的include文件、子模块中的`ifdef和`endif出现个数不匹配、端口声明与端口列表不匹配等Verilog语法错误、同一个宏定义出现多次、不能处理的宏定义和参数定义、以及将顶层文件转换成表格时不能处理的问题等。
本发明实施例所述芯片集成方法,在执行完步骤104后,所述方法还包括:
步骤105,检查子模块和连线相关的端口信息、以及连线表格式,并将检查结果存储为文本文件。
利用本发明实施例所述技术方案实现SoC集成结果示意图,如图2所示,模块端口连接后得到一个名称为TOP的文本文件,TOP文件需要例化子模块SUBA、SUBB以及SUBC,子模块文件中有各个子模块的端口信号列表和端口信号位宽定义;模块端口连接后得到的文本文件名称可根据需要灵活设置。
利用本发明实施例所述技术方案进行SoC集成的使用示意图,如图3所示,通过使用配置文件、连线表和子模块代码文件来实现SoC的自动化集成。
为实现上述芯片方法,本发明实施例还提供了一种芯片集成装置,所述装置的组成结构如图4所示,包括:输入模块11、获取模块12、连接模块13和集成模块14;其中,
所述输入模块11,用于输入需要查找的参数文件的参数文件信息;
所述获取模块12,用于根据输入模块11输入的参数文件信息获取子模块端口列表;
所述连接模块13,用于根据获取模块12获取的子模块端口列表和预先配置的连线表进行模块端口和/或子模块端口之间的连接;
所述集成模块14,用于根据模块端口和/或子模块端口之间的连接生成顶层文件,实现芯片集成。
进一步地,所述获取模块12具体用于,根据参数文件信息中的参数文件名称和参数文件目录,在预先配置并存储的配置文件中查找所需的参数文件,并从查找到的参数文件中提取子模块代码,获取子模块端口列表。
进一步地,所述连接模块13具体用于,从预先配置的连线表获取模块端口列表,根据获取的模块端口列表和子模块端口列表进行模块端口与模块端口之间的连接、子模块端口与子模块端口之间的连接、模块端口与子模块端口之间的连接。
进一步地,所述模块端口列表包括:模块端口的输入/输出类型和模块端口位宽;所述子模块端口列表包括:子模块端口的输入/输出类型和子模块端口位宽。
进一步地,所述模块端口的位宽和/或子模块端口的位宽不匹配时,所述连接模块进行模块端口和/或子模块端口之间的连接时,只连接数据低位,数据高位接零;
所述模块端口的位宽和/或子模块端口的位宽匹配时,模块端口和/或子模块端口直接进行连接。
本发明实施例所述芯片集成装置还包括:检查模块15,用于检查子模块和连线相关端口信息、以及连线表格式,并将检查结果存储为文本文件。
需要说明的是,在实际应用中,所述输入模块11、获取模块12、连接模块13、集成模块14和检查模块15的功能可由位于芯片启动装置上的中央处理器(CPU)、或微处理器(MPU)、或数字信号处理器(DSP)、或可编程门阵列(FPGA)实现。
以上所述仅为本发明的较佳实施例而已,并非用于限定本发明的保护范围。
Claims (10)
1.一种芯片集成方法,其特征在于,所述方法包括:
输入需要查找的参数文件的参数文件信息;
根据输入的参数文件信息获取子模块端口列表;
根据获取的子模块端口列表和预先配置的连线表进行模块端口和/或子模块端口之间的连接;
根据模块端口和/或子模块端口之间的连接生成顶层文件,实现芯片集成。
2.根据权利要求1所述芯片集成方法,其特征在于,所述根据输入的参数文件信息获取子模块端口列表,包括:
根据参数文件信息中的参数文件名称和参数文件目录,在预先配置并存储的配置文件中查找所需的参数文件,并从查找到的参数文件中提取子模块代码,获取子模块端口列表。
3.根据权利要求1所述芯片集成方法,其特征在于,所述根据获取的子模块端口列表和预先配置的连线表进行模块端口和/或子模块端口之间的连接,包括:
从预先配置的连线表获取模块端口列表,根据获取的模块端口列表和子模块端口列表进行模块端口与模块端口之间的连接、子模块端口与子模块端口之间的连接、模块端口与子模块端口之间的连接。
4.根据权利要求3所述芯片集成方法,其特征在于,所述模块端口列表包括:模块端口的输入/输出类型和模块端口位宽;
所述子模块端口列表包括:子模块端口的输入/输出类型和子模块端口位宽。
5.根据权利要求3所述芯片集成方法,其特征在于,所述模块端口的位宽和/或子模块端口的位宽不匹配时,所述进行模块端口和/或子模块端口之间的连接时,只连接低位数据,高位数据接零;
所述模块端口的位宽和/或子模块端口的位宽匹配时,模块端口和/或子模块端口直接进行连接。
6.一种芯片集成装置,其特征在于,所述装置包括:输入模块、获取模块、连接模块和集成模块;其中,
所述输入模块,用于输入需要查找的参数文件信息;
所述获取模块,用于根据输入模块输入的参数文件信息获取子模块端口列表;
所述连接模块,用于根据获取模块获取的子模块端口列表和预先配置的连线表进行模块端口和/或子模块端口之间的连接;
所述集成模块,用于根据模块端口和/或子模块端口之间的连接生成顶层文件,实现芯片集成。
7.根据权利要求6所述芯片集成装置,其特征在于,所述获取模块具体用于,根据参数文件信息中的参数文件名称和参数文件目录,在预先配置并存储的配置文件中查找所需的参数文件,并从在查找到的参数文件中提取子模块代码,获取子模块端口列表。
8.根据权利要求6所述芯片集成装置,其特征在于,所述连接模块具体用于,从预先配置的连线表获取模块端口列表,根据获取的模块端口列表和子模块端口列表进行模块端口与模块端口之间的连接、子模块端口与子模块端口之间的连接、模块端口与子模块端口之间的连接。
9.根据权利要求8述芯片集成装置,其特征在于,所述端口列表包括:模块端口的输入/输出类型和模块端口位宽;
所述子模块端口列表包括:子模块端口的输入/输出类型和子模块端口位宽。
10.根据权利要求8所述芯片启动装置,其特征在于,所述模块端口的位宽和/或子模块端口的位宽不匹配时,所述连接模块进行模块端口和/或子模块端口之间的连接时,只连接低位数据,高位数据接零;
所述模块端口的位宽和/或子模块端口的位宽匹配时,模块端口和/或子模块端口直接进行连接。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201410309541.2A CN105278938A (zh) | 2014-06-30 | 2014-06-30 | 一种芯片集成方法及装置 |
KR1020177000489A KR101885488B1 (ko) | 2014-06-30 | 2014-11-18 | 칩 집적 방법, 장치 및 저장 매체 |
EP14896824.1A EP3159816A4 (en) | 2014-06-30 | 2014-11-18 | Method and device for chip integration and storage medium |
JP2016576048A JP6489558B2 (ja) | 2014-06-30 | 2014-11-18 | チップ集積方法、装置および記憶媒体 |
US15/322,420 US20170140087A1 (en) | 2014-06-30 | 2014-11-18 | Method and device for chip integration and storage medium |
PCT/CN2014/091416 WO2016000388A1 (zh) | 2014-06-30 | 2014-11-18 | 一种芯片集成方法、装置及存储介质 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201410309541.2A CN105278938A (zh) | 2014-06-30 | 2014-06-30 | 一种芯片集成方法及装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN105278938A true CN105278938A (zh) | 2016-01-27 |
Family
ID=55018388
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201410309541.2A Pending CN105278938A (zh) | 2014-06-30 | 2014-06-30 | 一种芯片集成方法及装置 |
Country Status (6)
Country | Link |
---|---|
US (1) | US20170140087A1 (zh) |
EP (1) | EP3159816A4 (zh) |
JP (1) | JP6489558B2 (zh) |
KR (1) | KR101885488B1 (zh) |
CN (1) | CN105278938A (zh) |
WO (1) | WO2016000388A1 (zh) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110442929A (zh) * | 2019-07-18 | 2019-11-12 | 上海磐启微电子有限公司 | 一种基于perl实现芯片系统顶层自动例化的方法 |
CN111859827A (zh) * | 2020-06-29 | 2020-10-30 | 山东云海国创云计算装备产业创新中心有限公司 | 一种芯片ip集成方法、装置及电子设备和存储介质 |
CN112464591A (zh) * | 2020-11-19 | 2021-03-09 | 苏州浪潮智能科技有限公司 | 一种多端口嵌套模型连接分析方法及介质 |
CN112528577A (zh) * | 2019-09-02 | 2021-03-19 | 深圳市中兴微电子技术有限公司 | 时钟复位电路的管理方法、装置和计算机存储介质 |
CN114510452A (zh) * | 2022-01-10 | 2022-05-17 | 杭州未名信科科技有限公司 | 片上系统soc集成方法、装置及电子设备 |
CN112528577B (zh) * | 2019-09-02 | 2024-10-29 | 深圳市中兴微电子技术有限公司 | 时钟复位电路的管理方法、装置和计算机存储介质 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114818553B (zh) * | 2022-05-10 | 2023-06-06 | 无锡众星微系统技术有限公司 | 一种芯片集成设计方法 |
CN117313651B (zh) * | 2023-11-30 | 2024-02-09 | 沐曦集成电路(上海)有限公司 | 芯片功能特征设置方法、电子设备和介质 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005050071A (ja) * | 2003-07-31 | 2005-02-24 | Ngk Spark Plug Co Ltd | Cadデータ変換方法、cadデータ変換システムおよびcadデータ変換プログラム、ならびに電子回路基板の製造方法 |
CN101325424A (zh) * | 2007-06-15 | 2008-12-17 | 美国博通公司 | 一种集成电路 |
CN101329703A (zh) * | 2008-07-25 | 2008-12-24 | 北京中星微电子有限公司 | 利用硬件描述语言编写的模块进行集成的方法及装置 |
CN103150281A (zh) * | 2013-03-28 | 2013-06-12 | 青岛中星微电子有限公司 | 总线互联模块的集成方法、装置以及验证方法和装置 |
CN103413796A (zh) * | 2013-07-16 | 2013-11-27 | 中国科学院计算技术研究所 | 一种基板多芯片集成的大端口互连类芯片及实现方法 |
Family Cites Families (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5452239A (en) * | 1993-01-29 | 1995-09-19 | Quickturn Design Systems, Inc. | Method of removing gated clocks from the clock nets of a netlist for timing sensitive implementation of the netlist in a hardware emulation system |
US5892682A (en) * | 1996-06-17 | 1999-04-06 | Motorola, Inc. | Method and apparatus for generating a hierarchical interconnection description of an integrated circuit design and using the description to edit the integrated circuit design |
US6026220A (en) * | 1996-11-19 | 2000-02-15 | Unisys Corporation | Method and apparatus for incremntally optimizing a circuit design |
US5960184A (en) * | 1996-11-19 | 1999-09-28 | Unisys Corporation | Method and apparatus for providing optimization parameters to a logic optimizer tool |
US6263483B1 (en) * | 1998-02-20 | 2001-07-17 | Lsi Logic Corporation | Method of accessing the generic netlist created by synopsys design compilier |
GB0002174D0 (en) * | 2000-01-31 | 2000-03-22 | Sgs Thomson Microelectronics | Design flow checker |
US6477691B1 (en) * | 2000-04-03 | 2002-11-05 | International Business Machines Corporation | Methods and arrangements for automatic synthesis of systems-on-chip |
US6721937B2 (en) * | 2000-06-06 | 2004-04-13 | Fujitsu Network Communications, Inc. | Method and system for automated processor register instantiation |
US6996799B1 (en) * | 2000-08-08 | 2006-02-07 | Mobilygen Corporation | Automatic code generation for integrated circuit design |
GB2380818B (en) * | 2001-10-06 | 2003-11-19 | 3Com Corp | ASIC design technique |
US7162404B2 (en) * | 2003-04-28 | 2007-01-09 | International Business Machines Corporation | Method, system and program product for configuring a simulation model of a digital design |
US7168061B2 (en) * | 2003-04-28 | 2007-01-23 | International Business Machines Of Corporation | Method, system and program product for implementing a read-only dial in a configuration database of a digital design |
US7134098B2 (en) * | 2003-04-28 | 2006-11-07 | International Business Machines Corporation | Method, system and program product for specifying a configuration for multiple signal or dial instances in a digital system |
US7266489B2 (en) * | 2003-04-28 | 2007-09-04 | International Business Machines Corporation | Method, system and program product for determining a configuration of a digital design by reference to an invertible configuration database |
US7146302B2 (en) * | 2003-04-28 | 2006-12-05 | International Business Machines Corporation | Method, system and program product that utilize a configuration database to configure a hardware digital system having an arbitrary system size and component set |
US8065128B1 (en) * | 2003-10-23 | 2011-11-22 | Altera Corporation | Methods and apparatus for automated testbench generation |
JP4425044B2 (ja) * | 2004-04-13 | 2010-03-03 | 新光電気工業株式会社 | 半導体パッケージにおける自動配線方法および装置ならびに自動識別装置 |
US6996797B1 (en) * | 2004-11-18 | 2006-02-07 | International Business Machines Corporation | Method for verification of resolution enhancement techniques and optical proximity correction in lithography |
JP4563286B2 (ja) * | 2005-03-08 | 2010-10-13 | パナソニック株式会社 | 回路自動生成装置 |
US8266571B2 (en) * | 2008-06-10 | 2012-09-11 | Oasis Tooling, Inc. | Methods and devices for independent evaluation of cell integrity, changes and origin in chip design for production workflow |
US9183329B2 (en) * | 2009-03-19 | 2015-11-10 | Synopsys, Inc. | Debugging simulation with partial design replay |
US8839179B2 (en) * | 2010-02-12 | 2014-09-16 | Synopsys Taiwan Co., LTD. | Prototype and emulation system for multiple custom prototype boards |
JP2012089054A (ja) * | 2010-10-22 | 2012-05-10 | Renesas Electronics Corp | 回路記述生成装置、回路記述生成方法、及び回路記述生成プログラム |
CN102012954B (zh) * | 2010-11-29 | 2013-01-02 | 杭州中天微系统有限公司 | 用于系统芯片集成设计的子系统集成方法及其子系统集成系统 |
JP2013004066A (ja) * | 2011-06-22 | 2013-01-07 | Renesas Electronics Corp | 回路生成装置 |
CN103577653A (zh) * | 2013-11-20 | 2014-02-12 | 中国电子科技集团公司第五十四研究所 | 一种对芯片大量关联单元的布局方法 |
JP2016110205A (ja) * | 2014-12-02 | 2016-06-20 | 株式会社ソシオネクスト | 半導体装置の設計方法及びプログラム |
-
2014
- 2014-06-30 CN CN201410309541.2A patent/CN105278938A/zh active Pending
- 2014-11-18 JP JP2016576048A patent/JP6489558B2/ja active Active
- 2014-11-18 WO PCT/CN2014/091416 patent/WO2016000388A1/zh active Application Filing
- 2014-11-18 KR KR1020177000489A patent/KR101885488B1/ko active IP Right Grant
- 2014-11-18 EP EP14896824.1A patent/EP3159816A4/en not_active Withdrawn
- 2014-11-18 US US15/322,420 patent/US20170140087A1/en not_active Abandoned
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005050071A (ja) * | 2003-07-31 | 2005-02-24 | Ngk Spark Plug Co Ltd | Cadデータ変換方法、cadデータ変換システムおよびcadデータ変換プログラム、ならびに電子回路基板の製造方法 |
CN101325424A (zh) * | 2007-06-15 | 2008-12-17 | 美国博通公司 | 一种集成电路 |
CN101329703A (zh) * | 2008-07-25 | 2008-12-24 | 北京中星微电子有限公司 | 利用硬件描述语言编写的模块进行集成的方法及装置 |
CN103150281A (zh) * | 2013-03-28 | 2013-06-12 | 青岛中星微电子有限公司 | 总线互联模块的集成方法、装置以及验证方法和装置 |
CN103413796A (zh) * | 2013-07-16 | 2013-11-27 | 中国科学院计算技术研究所 | 一种基板多芯片集成的大端口互连类芯片及实现方法 |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110442929A (zh) * | 2019-07-18 | 2019-11-12 | 上海磐启微电子有限公司 | 一种基于perl实现芯片系统顶层自动例化的方法 |
CN110442929B (zh) * | 2019-07-18 | 2023-08-01 | 上海磐启微电子有限公司 | 一种基于perl实现芯片系统顶层自动例化的方法 |
CN112528577A (zh) * | 2019-09-02 | 2021-03-19 | 深圳市中兴微电子技术有限公司 | 时钟复位电路的管理方法、装置和计算机存储介质 |
CN112528577B (zh) * | 2019-09-02 | 2024-10-29 | 深圳市中兴微电子技术有限公司 | 时钟复位电路的管理方法、装置和计算机存储介质 |
CN111859827A (zh) * | 2020-06-29 | 2020-10-30 | 山东云海国创云计算装备产业创新中心有限公司 | 一种芯片ip集成方法、装置及电子设备和存储介质 |
CN111859827B (zh) * | 2020-06-29 | 2022-06-17 | 山东云海国创云计算装备产业创新中心有限公司 | 一种芯片ip集成方法、装置及电子设备和存储介质 |
CN112464591A (zh) * | 2020-11-19 | 2021-03-09 | 苏州浪潮智能科技有限公司 | 一种多端口嵌套模型连接分析方法及介质 |
CN112464591B (zh) * | 2020-11-19 | 2022-10-18 | 苏州浪潮智能科技有限公司 | 一种多端口嵌套模型连接分析方法及介质 |
CN114510452A (zh) * | 2022-01-10 | 2022-05-17 | 杭州未名信科科技有限公司 | 片上系统soc集成方法、装置及电子设备 |
CN114510452B (zh) * | 2022-01-10 | 2024-09-03 | 杭州未名信科科技有限公司 | 片上系统soc集成方法、装置及电子设备 |
Also Published As
Publication number | Publication date |
---|---|
KR101885488B1 (ko) | 2018-08-03 |
US20170140087A1 (en) | 2017-05-18 |
EP3159816A1 (en) | 2017-04-26 |
JP6489558B2 (ja) | 2019-03-27 |
EP3159816A4 (en) | 2017-07-19 |
JP2017520062A (ja) | 2017-07-20 |
KR20170019412A (ko) | 2017-02-21 |
WO2016000388A1 (zh) | 2016-01-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN105278938A (zh) | 一种芯片集成方法及装置 | |
WO2020073631A1 (zh) | 3d仿真数据的生成方法、系统、计算机存储介质及设备 | |
EP3185027B1 (en) | Information processing method and device and computer storage medium | |
WO2017088540A1 (zh) | 一种基于元器件管脚连接关系进行网表比较的方法 | |
CN108509725A (zh) | 可定制逻辑器件版图和网表的自动生成方法 | |
US11675613B2 (en) | Flexible physical function and virtual function mapping | |
US20070044058A1 (en) | Enabling efficient design reuse in platform ASICs | |
CN116205171A (zh) | 电源开关单元的匹配方法、装置、设备及存储介质 | |
CN113569524A (zh) | 芯片设计中基于综合网表提取时钟树的方法及应用 | |
CN107688682A (zh) | 一种使用时序路径提取电路拓扑的方法 | |
CN112417800B (zh) | 集成电路处理方法、集成电路验证方法、装置及电子设备 | |
CN109725250B (zh) | 一种片上系统芯片模拟电路的测试系统及测试方法 | |
US11829696B2 (en) | Connection analysis method for multi-port nesting model and storage medium | |
CN105574219B (zh) | 非标准单元库逻辑单元自动布局布线的方法 | |
CN113407565A (zh) | 跨库数据查询方法、装置和设备 | |
CN105574246A (zh) | 版图的ip模块合成方法 | |
US10755008B2 (en) | Circuit comparing method and electronic device | |
CN112567375A (zh) | 形式验证方法、信息识别方法、设备和存储介质 | |
US8332699B2 (en) | Scan insertion optimization using physical information | |
CN104536931A (zh) | 一种硬件仿真中多个fpga自动互联的方法及系统 | |
US8359557B1 (en) | Method and apparatus for generating data bus interface circuitry | |
CN114692530A (zh) | 一种系统级芯片设计中ip模块的自动连接方法及系统 | |
CN113672615A (zh) | 一种基于树型表间关系自动生成sql的数据分析方法与系统 | |
CN103885819A (zh) | 一种针对fpga面积优化的优先级资源共享方法 | |
US7389489B1 (en) | Techniques for editing circuit design files to be compatible with a new programmable IC |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20160127 |
|
WD01 | Invention patent application deemed withdrawn after publication |