CN103577653A - 一种对芯片大量关联单元的布局方法 - Google Patents
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Abstract
本发明公开了一种对芯片大量关联单元的布局方法，本方法适用于IC后端设计中拥有大量相关单元并且时序要求比较严格的情况。这种方法的优点在于，利用perl语法编写脚本，再利用脚本指导相关排布。有效规避因为关键模块排布不合理而导致时序不满足的缺点，从而大大提高芯片的工作性能和成品率。
Description
技术领域
本发明涉及集成电路设计领域中的一种对芯片大量关联单元的布局方法，它特别适用于对具有大量关键关联单元的的电路设计布局，实现芯片布局的优化。
背景技术
集成电路布局布线是当前数字电路设计过程中的设计流程里最重要的环节之一，对芯片的时序能否满足设计要求，芯片最终的成品率等都有着很大的影响。当芯片设计达到一定规模以后，有时存在一些特殊的寄存器或者时钟单元，它们对物理的排布位置十分敏感。这些单元，有时如果和其相关联的其他单元的物理排布距离稍远，就有可能导致其延迟增加很大，从而影响其相关路径、甚至整个芯片的时序收敛和性能指标。这时候，如何合理的找出这些单元，然后对其进行精细的排布，使得其和相关单元的物理排布尽量近从而减小它的延迟时间成为了芯片设计过程中的一个重要问题。
在EDA工具中，提供了相关单元的排布方法。但是当这些单元非常之多，依靠人力没有办法将其全部找出的时候，如何将它们的关系写成EDA工具能够识别的语句。然后制作成脚本文件来实现对这些关键相关单元的排布任务却并不容易。传统的方法只能粗略地对相关关键单元的模块进行规划而不能具体到每一个单元。本专利就是利用LINUX工作环境下的PERL语言编程工具，从芯片设计中提取关键信息，自动编制成脚本。然后再返回工具中运行，从而完成对相关关键模块的排布的任务。
发明内容
本发明所要解决的技术问题就是提供一种更优化的对芯片大量关联单元的布局方法，本发明使芯片设计中的大量关联单元完成相关排布。从而使芯片时序设计得到优化，提高芯片的性能以及成品率。
本发明的目的是这样实现的，它包括步骤：
①在集成电路前端逻辑设计的网表中，将时序要求比较严格的单元设定为关键单元，然后确定关键单元的类型，以及关键单元与其相关联的其他单元之间的连接关系；
②根据生产厂提供的单元库，分析该关键单元的特性参数；其中，特性参数包括其内部时延以及外部时延随外部连线以及负载大小的变化曲线；
③对集成电路的设计编写Perl脚本，把关键单元及与其连接的单元提取出来；
④运行Perl脚本，生成EDA工具支持格式的命令文件；
⑤运行步骤④中生成的命令文件，完成关键单元的排布；
⑥根据关键单元的排布，根据优化时序的原则，完成与关键单元相关联的其他单元的排布。
本发明与背景技术相比，具有如下优点：
（1）本发明利用了语言编程方法，自动生成脚本，相比人工操作准确，有保证。
（2）本发明里用了语言编程方法，完成大批量的脚本编写任务，而这项任务是几乎不能由人力完成的。
具体实施方式
本发明方法包括步骤：
①在集成电路前端逻辑设计的网表中，将时序要求比较严格的单元设定为关键单元，然后确定关键单元的类型，以及关键单元与其相关联的其他单元之间的连接关系；
②根据生产厂提供的单元库，分析该关键单元的特性参数；其中，特性参数包括其内部时延以及外部时延随外部连线以及负载大小的变化曲线；
③对集成电路的设计编写Perl脚本，把关键单元及与其连接的单元提取出来；
④运行Perl脚本，生成EDA工具支持格式的命令文件；
实施例中，生成EDA工具支持格式的命令文件为TCL脚本文件。
⑤运行步骤④中生成的命令文件，完成关键单元的排布；
实施例中，运行脚本TCL文件，完成关联布局任务。
实施例中，关键单元是类型为OAI2B11型的标准单元。下面的脚本可以生成一个命令脚本，使得每一个该类型的标准单元的A1Npin所连接的关联单元和它的距离得到优化：
⑥根据关键单元的排布，根据优化时序的原则，完成与关键单元相关联的其他单元的排布。
Claims (1)
1.一种对芯片大量关联单元的布局方法，其特征在于：利用LINUX工作环境下的PERL语言编程工具，从芯片设计中提取关键信息，自动编制成脚本，然后再返回工具中运行，从而完成关键单元的排布任务；具体包括以下步骤：
①在集成电路前端逻辑设计的网表中，将时序要求比较严格的单元设定为关键单元，然后确定关键单元的类型，以及关键单元与其相关联的其他单元之间的连接关系；
②根据生产厂提供的单元库，分析该关键单元的特性参数；其中，特性参数包括其内部时延以及外部时延随外部连线以及负载大小的变化曲线；
③对集成电路的设计编写Perl脚本，把关键单元及与其连接的单元提取出来；
④运行Perl脚本，生成EDA工具支持格式的命令文件；
⑤运行步骤④中生成的命令文件，完成关键单元的排布；
⑥根据关键单元的排布，根据优化时序的原则，完成与关键单元相关联的其他单元的排布。
Priority Applications (1)
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| CN201310585063.3A CN103577653A (zh) | 2013-11-20 | 2013-11-20 | 一种对芯片大量关联单元的布局方法 |
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Publications (1)
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| CN103577653A true CN103577653A (zh) | 2014-02-12 |
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Country Status (1)
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|---|---|
| CN (1) | CN103577653A (zh) |
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| WO2016000388A1 (zh) * | 2014-06-30 | 2016-01-07 | 深圳市中兴微电子技术有限公司 | 一种芯片集成方法、装置及存储介质 |
| CN115048893A (zh) * | 2022-06-27 | 2022-09-13 | 无锡中微亿芯有限公司 | 一种通过修改网表以简化布局的fpga布局方法 |
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2013
- 2013-11-20 CN CN201310585063.3A patent/CN103577653A/zh active Pending
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