CN104573261B - 一种超大规模集成电路vlsi综合方法 - Google Patents
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Abstract
本发明特别涉及一种超大规模集成电路VLSI综合方法。该超大规模集成电路VLSI综合方法,采用自底向上down‑top综合策略,当最低一级各子模块综合完成后,进行上一层级的模块综合,直至芯片顶层;并将专用脚本与通用脚本相结合,同时还带有Error/报告提取脚本,各设置脚本并不直接读入DC平台,而是由构建的可执行脚本统一管理,通过读入可执行脚本,依次调用各设置脚本。该超大规模集成电路VLSI综合方法,采用down‑top策略综合超大规模集成电路,通过脚本控制,将综合平台设置划分为专用设置和通用设置,对综合平台的维护更加简单方便,此外,增加的信息提取设置脚本,实现了对日志文件和综合结果的自动化处理。
Description
技术领域
本发明涉及集成电路设计技术领域,特别涉及一种超大规模集成电路VLSI综合方法。
背景技术
随着数字集成电路的不断发展,芯片复杂度愈来愈深,规模也愈来愈大。综合工作是沟通前端逻辑设计和后端物理设计的重要桥梁,综合工作的速度和质量严重影响着后端物理设计的开展,从而对芯片的流片产生重要影响。因此,这就需要构建一种合理、高效的综合环境加快综合工作的进行。而对于超大规模集成电路,综合过程中存在两个重要问题:一是芯片逻辑层次多,每一层分别包含若干个的子模块;二是规模大,可能上亿门电路。如果进行全芯片的综合,需要大量的内存,对服务器提出很高要求,同时,花费时间长,无法对各种设置进行及时的修正,严重影响网表按质按量的提交。
超大规模集成电路,规模过大全芯片整体综合通常采用自上向下top-down策略,该综合方法存在资源要求高、时间开销大、迭代代价高等问题,同时芯片层级多、模块差异化,无法采用完全相同的综合约束进行综合和优化时序。
考虑到现有的集成电路规模与日俱增的影响,导致芯片愈来愈复杂,规模愈来愈大,同时,市场对芯片时效性的要求,综合工作是前后端衔接的重要环节。因此,合理有效的综合工作展开,变得更加重要。
本发明采用down-top综合策略,通过合理的划分逻辑层次和对脚本的有效管理,实现了综合工作的高效进行。
发明内容
本发明为了弥补现有技术的缺陷,提供了一种简单、高效的超大规模集成电路VLSI综合方法。
本发明是通过如下技术方案实现的:
一种超大规模集成电路VLSI综合方法,其特征在于包括以下步骤:
(1)根据各子模块按逻辑功能、边界条件、模块大小条件进行划分,划分出各个可综合的子模块,创建可执行脚本,将专用脚本和通用脚本按以下定义顺序添加入可执行脚本中,并启动综合工作;可执行脚本用于与综合平台交互,用于管理其他所有设置脚本的读入,避免在综合不同阶段中手工读入各个设置脚本,同时,根据各模块特性、综合结果及工作需求添加特定的脚本设置,便于不同模块综合的环境管理;
(2)根据全芯片综合要求,定义Variable设置脚本,统一管理待综合子模块的顶层变量设置、各子模块的RTL源代码文件列表、综合报告/信息提取输出路径、时钟周期、hold/setup;
(3)定义library设置脚本,统一管理待综合子模块所用到的标准单元库及各种IP的读入,标准单元库包括工艺库、技术库及Design Ware库,不同模块所用到的IP不一致,有些模块不会使用到IP,每个待综合子模块单独管理
(4)定义RTL读入设置脚本,用于读入设计源代码及调用综合顶层变量,各子模块单独管理,同时负责对含有子模块综合网表文件的读入;
(5)定义综合环境设置脚本,主要是对芯片的整体工作环境、采用何种线载模块情况设置,该脚本适用于所有待综合子模块及顶层模块;
(6)定义RTL约束设置脚本,调用Variable设置脚本中的相关变量,用于管理芯片设计目标及综合策略的选择和综合的启动,各子模块单独管理;
(7)定义综合报告设置脚本,综合成功后,通过调用Variable设置脚本中变量,将约束、时序、面积、功耗、关键路径信息打印出来并写入指定工作目录下,约束内容的输出;
(8)定义信息提取设置脚本,在综合结束后,从综合日志及综合输出报告中提取出Error / Warning信息,方便直观检查及综合报告中相应信息。
采用自底向上down-top综合策略,当最低一级各子模块综合完成后,进行上一层级的模块综合,直至芯片顶层。
采用专用脚本与通用脚本相结合的方式,各设置脚本并不直接读入DC平台,而是由构建的可执行脚本统一管理,通过读入可执行脚本,依次调用各设置脚本。
本发明的有益效果是:该超大规模集成电路VLSI综合方法,采用down-top策略综合超大规模集成电路,通过脚本控制,将综合平台设置划分为专用设置和通用设置,对综合平台的维护更加简单方便,此外,增加的信息提取设置脚本,实现了对日志文件和综合结果的自动化处理。
附图说明
附图1为发明综合平台结构示意图。
附图2为发明综合层次及脚本调用示意图。
具体实施方式
下面结合附图对本发明进行详细的说明。该超大规模集成电路VLSI综合方法,包括以下步骤:
(1)根据各子模块按逻辑功能、边界条件、模块大小条件进行划分,划分出各个可综合的子模块,创建可执行脚本,将专用脚本和通用脚本按以下定义顺序添加入可执行脚本中,并启动综合工作;可执行脚本用于与综合平台交互,用于管理其他所有设置脚本的读入,避免在综合不同阶段中手工读入各个设置脚本,同时,根据各模块特性、综合结果及工作需求添加特定的脚本设置,便于不同模块综合的环境管理;
(2)根据全芯片综合要求,定义Variable设置脚本,统一管理待综合子模块的顶层变量设置、各子模块的RTL源代码文件列表、综合报告/信息提取输出路径、时钟周期、hold/setup;
(3)定义library设置脚本,统一管理待综合子模块所用到的标准单元库及各种IP的读入,标准单元库包括工艺库、技术库及Design Ware库,不同模块所用到的IP不一致,有些模块不会使用到IP,每个待综合子模块单独管理;
(4)定义RTL读入设置脚本,用于读入设计源代码及调用综合顶层变量,各子模块单独管理,同时负责对含有子模块综合网表文件的读入;
(5)定义综合环境设置脚本,主要是对芯片的整体工作环境、采用何种线载模块情况设置,该脚本适用于所有待综合子模块及顶层模块;
(6)定义RTL约束设置脚本,调用Variable设置脚本中的相关变量,用于管理芯片设计目标及综合策略的选择和综合的启动,各子模块单独管理;
各综合模块端口不一,实现功能不同,RTL综合约束差异较大,各综合模块分别由各自相关脚本管理时钟、复位、输入/输出端口延时及综合策略等设置;
(7)定义综合报告设置脚本,综合成功后,通过调用Variable设置脚本中变量,将约束、时序、面积、功耗、关键路径信息打印出来并写入指定工作目录下,约束内容的输出;
(8)定义信息提取设置脚本,在综合结束后,从综合日志及综合输出报告中提取出Error / Warning信息,如:列出时序违反路径,统计违反路径数目等,方便直观检查及综合报告中相应信息。
采用自底向上down-top综合策略,当最低一级各子模块综合完成后,进行上一层级的模块综合,直至芯片顶层。
采用专用脚本与通用脚本相结合的方式,各设置脚本并不直接读入DC平台,而是由构建的可执行脚本统一管理,通过读入可执行脚本,依次调用各设置脚本。
Claims (3)
1.一种超大规模集成电路VLSI综合方法,其特征在于包括以下步骤:
(1)根据各子模块按逻辑功能、边界条件、模块大小条件进行划分,划分出各个可综合的子模块,创建可执行脚本,将专用脚本和通用脚本按以下定义顺序添加入可执行脚本中,并启动综合工作;可执行脚本用于与综合平台交互,用于管理其他所有设置脚本的读入,避免在综合不同阶段中手工读入各个设置脚本,同时,根据各模块特性、综合结果及工作需求添加特定的脚本设置,便于不同模块综合的环境管理;
(2)根据全芯片综合要求,定义Variable设置脚本,统一管理待综合子模块的顶层变量设置、各子模块的RTL源代码文件列表、综合报告/信息提取输出路径、时钟周期、hold/setup;
(3)定义library设置脚本,统一管理待综合子模块所用到的标准单元库及各种IP的读入,标准单元库包括工艺库、技术库及Design Ware库,不同模块所用到的IP不一致,有些模块不会使用到IP,每个待综合子模块单独管理
(4)定义RTL读入设置脚本,用于读入设计源代码及调用综合顶层变量,各子模块单独管理,同时负责对含有子模块综合网表文件的读入;
(5)定义综合环境设置脚本,主要是对芯片的整体工作环境、采用何种线载模块情况设置,该脚本适用于所有待综合子模块及顶层模块;
(6)定义RTL约束设置脚本,调用Variable设置脚本中的相关变量,用于管理芯片设计目标及综合策略的选择和综合的启动,各子模块单独管理;
(7)定义综合报告设置脚本,综合成功后,通过调用Variable设置脚本中变量,将约束、时序、面积、功耗、关键路径信息打印出来并写入指定工作目录下,约束内容的输出;
(8)定义信息提取设置脚本,在综合结束后,从综合日志及综合输出报告中提取出Error / Warning信息,方便直观检查及综合报告中相应信息。
2.根据权利要求1所述的超大规模集成电路VLSI综合方法,其特征在于:采用自底向上down-top综合策略,当最低一级各子模块综合完成后,进行上一层级的模块综合,直至芯片顶层。
3.根据权利要求1所述的超大规模集成电路VLSI综合方法,其特征在于:采用专用脚本与通用脚本相结合的方式,各设置脚本并不直接读入DC平台,而是由构建的可执行脚本统一管理,通过读入可执行脚本,依次调用各设置脚本。
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Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6836877B1 (en) * | 1998-02-20 | 2004-12-28 | Lsi Logic Corporation | Automatic synthesis script generation for synopsys design compiler |
CN1851717A (zh) * | 2005-09-09 | 2006-10-25 | 深圳市海思半导体有限公司 | 一种专用集成电路综合系统及方法 |
US7526745B2 (en) * | 2004-12-08 | 2009-04-28 | Telefonaktiebolaget L M Ericsson (Publ) | Method for specification and integration of reusable IP constraints |
CN102012954A (zh) * | 2010-11-29 | 2011-04-13 | 杭州中天微系统有限公司 | 用于系统芯片集成设计的子系统集成方法及其子系统集成系统 |
CN102136012A (zh) * | 2010-01-22 | 2011-07-27 | 陈曦 | SystemC系统级综合方法 |
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---|---|---|---|---|
US6836877B1 (en) * | 1998-02-20 | 2004-12-28 | Lsi Logic Corporation | Automatic synthesis script generation for synopsys design compiler |
US7526745B2 (en) * | 2004-12-08 | 2009-04-28 | Telefonaktiebolaget L M Ericsson (Publ) | Method for specification and integration of reusable IP constraints |
CN1851717A (zh) * | 2005-09-09 | 2006-10-25 | 深圳市海思半导体有限公司 | 一种专用集成电路综合系统及方法 |
CN102136012A (zh) * | 2010-01-22 | 2011-07-27 | 陈曦 | SystemC系统级综合方法 |
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