CN101246516B - 可执行于计算机系统的电路设计修改方法 - Google Patents

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Abstract

一种可执行于计算机系统的电路设计修改方法，包含下列步骤：对第一硬件描述语言码进行第一最佳化合成动作而产生第一电路描述；对第一电路描述进行物理设计而产生第一布局后电路；对第一硬件描述语言码进行修改而产生第二硬件描述语言码，分别对第一硬件描述语言码与第二硬件描述语言码进行强制保留信号的第二最佳化合成动作而产生第二电路描述与第三电路描述；对第二电路描述与第三电路描述进行工程改版逻辑锥对撷取程序，产生至少一工程改版逻辑锥对；根据工程改版逻辑锥对与第一布局后电路产生工程改版逻辑门电路及待替换电路，将第一布局后电路中的待替换电路直接替换成工程改版逻辑门电路，将第一布局后电路修改成布局后的工程改版电路。

Description

可执行于计算机系统的电路设计修改方法
技术领域
本发明涉及一种电路设计修改方法，尤其涉及可执行于一计算机系统中的电路设计修改方法。
背景技术
如图1所示的传统集成电路设计流程中，设计者大多使用寄存器转移层次(Register Transfer Level，以下简称RTL)的硬件描述语言(HardwareDescription Language)，例如常见的Verilog HDL来描述想发展的集成电路，而上述硬件描述语言经过电子设计自动化(Electronic Design Automation，简称EDA)工具程序(例如Verilog模拟器)来完成功能验证后所产生的硬件描述语言码(HDL code)S0，便在设计者所指定，例如是面积(size)和目标时间(targettiming)的限制参数(Constraint)的条件下进行步骤101的“最佳化合成动作”(Synthesis with Optimization)，进而产生出一符合面积(size)和目标时间(targettiming)的电路描述(circuit)C0。而当布局前的模拟(Pre-layout Simulation)符合规格之后(本图未示出)，电路描述将开始进行步骤102的物理设计(physical design)，其中可包含元件配置(placement)、绕线(route)、时钟脉冲电路合成(clock tree synthesis)以及时序最佳化(timing optimization)等步骤，最后产生了布局后的电路(post-layout circuit)L0。L0与C0主要的差别在于L0比C0多了在进行时钟脉冲电路合成与达成时序最佳化时所加入的电路元件(cells)。
然而，当发现设计上有错误或制定的规格有所改变时，设计者通常选择直接在布局后的电路(L0)上进行逻辑功能(Logical Function)的修改，而此动作通常被归为工程改版(Engineering Change Order，简称ECO)的程序。然而，直接在布局之后的电路(L0)上进行逻辑修改的主要原因，是因为当寄存器转移层次的硬件描述语言码S0进行修改后若再经过一次如步骤102所示的整体物理设计过程，那将是一件相当耗时的工作，因此设计者会选择直接在布局后的电路(L0)加入少量的修改逻辑电路，使得在物理设计过程中也只是需要进行增量(Incremental)部份的元件配置和绕线的工作，进而缩短时间的耗费而加速产品的推出。
因此，昔日的工程改版的方法，是如图1所示的手动式工程改版(ManualECO)的过程，其中，设计者对修改后的寄存器转移层次的电路(Sn)进行模拟(Simulation)并符合规格之后，如图1中的步骤103，根据Sn中的修改内容(例如图中所示的f2)而用人力在布局后的电路(L0)上找出适合修改的元件(例如图中所示的n2)，接着如步骤104所示，是加入符合规格的少量逻辑电路元件(例如图中所示的工程改版逻辑门(ECO logic)100)，而所述工作都是困难又耗时的工作。
但是往往这些修改的信号线在最佳化的电路合成时，有可能被逻辑简化(Logic Minimization)，或者被隐藏在逻辑门本发明通过下列附图及详细说明，得到一更深入的了解：
之中，或者变成无意义的信号名称，使得设计者在布局后的电路(L0)上不容易找到相对应的修改元件，因此寻找适合修改的元件的动作，对设计者是一件困难又耗时的工作。又假若已经在布局后的电路(L0)上已找到适合修改的元件之后，设计者必须根据布林代数及逻辑电路设计的经验，才能规划出可符合规格的少量逻辑电路元件，此工作又是一件耗时的工作。
而为了能改善上述问题，如图2所示的逻辑锥(logic cone)便被应用进来，在下文先介绍逻辑电路和逻辑锥(logic cone)的关系。逻辑电路可经由步骤20的扇入追踪(Fan-In Trace)的动作而建立出逻辑锥的数据结构，而由图2的示意图可清楚得知，所有阶层式的模块化的逻辑电路(hierarchical module-baselogic circuit)，都可由逻辑锥(logic cone)所组合而成，而逻辑锥(logic cone)的定义如下：
1.逻辑锥必包含一个终点元件(end element)和N个起点元件(startelement)，而N＝1，2，3…n；
2.终点元件(end element)可为输出端点(primary output port)或循序元件(sequential element)或黑盒子(black box)的输入管脚(input pin)；以及
3.起点元件(start element)为输入端点(primary input port)或循序元件(sequential element)或黑盒子(black box)的输出管脚(output pin)。
再由图2中的示例电路来进行说明，其中输入端点(primary input port)为i1、i2、i3与i4，输出端点(primary output port)为o1及o2，循序元件(sequentialelement)为触发器(flip-flop)f1，而针对循序逻辑锥21而言，其终点元件为f1，而起点元件为i1与i2，至于输出逻辑锥22的终点元件则为输出元件o2，而起点元件为i2、i3与i4。但特别针对输出逻辑锥23而言，其终点元件为输出元件o1，但其起点元件只有一个循序元件为f1，因此本图电路包含分别以f1、o1及o2为终点元件的三个逻辑锥21、22、23。
而在美国专利US6581199B2与US6484292B1也已针对手动式工程改版而提出一些解决方案，例如，图3所示的自动化工程改版方法流程图，其便是为了改善上述的手动式工程改版的缺点所发展出来的方法，其主要是将修改后的寄存器转移层次的硬件描述语言码(Sn)进行最佳化的电路合成，如步骤302所示而产生一电路(Cn)，然后直接以布局后的电路(L0)和修改电路(Cn)为对象，利用步骤306中的处理程序，先通过扇入追踪(Fan-In Trace)的方法在二者中都建立逻辑锥(logic cone)的数据结构，再利用名称比对的方式以建立逻辑锥对(logic cone pair)之后，再结合等效验证(equivalence check，EC)技术，用以比对出各个逻辑锥对上的逻辑函数是否等效，而非等效的逻辑锥对即是需要进行工程改版的部分，即称为工程改版逻辑锥对(ECO cone-pair)。然而此利用等效验证技术而撷取非等效的工程改版逻辑锥对的动作，即称为“工程改版逻辑锥对的撷取”(ECO Cone-Pair Extraction)。然后便再利用步骤307来将每一工程改版逻辑锥对(ECO cone-pair)上是属于修改电路(Cn)的工程改版逻辑门(ECO logic)直接加入布局后电路(L0)而得到布局后的工程改版电路(Ln)。
但此方法仍有缺点存在，因为若想要修改的信号并不是逻辑锥的终点元件，而是隐藏于某一涵盖范围很广的逻辑锥的内部时，则从非等效的逻辑锥所得到的工程改版逻辑门(ECO logic)的数量可能远多于手动式工程改版中实际需要修改的逻辑门数量。如此将导致许多不必要的处理与运算，使得物理设计在元件摆置和绕线变得更复杂，进而影响到产品的推出时程。
为了能更清楚说明其缺失，再请参见图4，其为执行图3所示的自动化工程改版方法中的一实例说明示意图，由图中可知，虽然只有逻辑运算式f2的内容产生改变，因此在经过步骤401的最佳化合成动作后，修改部分将被隐藏到逻辑锥40(虚线所示)内，因此经由步骤402中的工程改版逻辑锥对的撷取动作(ECO Cone-Pair Extraction)所得到的工程改版逻辑锥对(ECOcone-pair)的终点元件(end element)将是f3，而不是n1或n2，所以此方法的缺点在于无法得到最小的工程改版逻辑锥，而导致步骤402中转换得到的工程改版逻辑门(ECO logic)的数量远超过手动工程改版逻辑门的数量。
很明显地，此方法无法通过在最佳化的布局后电路(L0)和修改电路(Cn)的两个电路间所进行的逻辑锥对的比较(cone-pair comparison)而能够得到最小的工程改版逻辑锥对，因此所得到布局后的工程改版电路(Ln)中的工程改版逻辑门400(ECO logic)的数量将比预期来的多许多。
发明内容
如何改善上述缺点，便为发展本发明的主要目的。本发明为一种电路设计修改方法，可执行于一计算机系统中，该方法包含下列步骤：对一第一硬件描述语言码进行一第一最佳化合成动作而产生一第一电路描述；对该第一电路描述进行一物理设计而产生一第一布局后电路；对该第一硬件描述语言码进行修改而产生一第二硬件描述语言码，并分别对该第一硬件描述语言码与该第二硬件描述语言码进行强制保留信号的一第二最佳化合成动作而产生一第二电路描述与一第三电路描述；对该第二电路描述与该第三电路描述进行一工程改版逻辑锥对撷取程序，进而产生至少一工程改版逻辑锥对；根据该工程改版逻辑锥对中属于该第二电路描述的逻辑锥，使用等效验证的技术在该第一布局后电路中寻找出等效于该逻辑锥的终点元件的一待替换逻辑锥的终点元件；将该待替换终点元件与该第三电路描述的逻辑锥都记上一有效标记；利用等效验证技术针对记有有效标记的该逻辑锥与该第一布局后电路中该待替换终点元件来界定出一等效边界，而由该有效标记逻辑锥的该终点元件以及该等效边界内的所有逻辑门的集合来形成该工程改版逻辑门电路；将该第一布局后电路中该待替换终点元件以及该等效边界内的所有逻辑门的集合去除后便形成该待替换电路；以及然后将该第一布局后电路中的该待替换电路直接替换成该工程改版逻辑门电路，进而将该第一布局后电路修改成一布局后的工程改版电路。
根据上述方案，本发明所述的电路设计修改方法，其中强制保留信号的该第二最佳化合成动作为一强制保留所有左手侧信号的最佳化合成动作。
根据上述方案，本发明所述的电路设计修改方法，其中对该第二电路描述与该第三电路描述进行的该工程改版逻辑锥对撷取程序包含下列步骤：通过扇入追踪的方法在该第二电路描述与该第三电路描述中都建立逻辑锥的数据结构；以及利用信号名称比对的方法来建立多个相对应的逻辑锥对，并从所述逻辑锥对中结合等效验证技术来找出该工程改版逻辑锥对。
根据上述方案，本发明所述的电路设计修改方法，其中该等效边界的界定方法包含下列步骤：从记有有效标记的逻辑锥的终点元件往起点方向出发，在第一布局后电路中找出与该逻辑锥间所有路径上的等效元件，而所述等效元件所形成的边界便为该等效边界，而该等效边界内的所有逻辑门与该等效终点元件的集合即为该工程改版逻辑门。
综上所述，运用本发明方法来设计集成电路将能够大幅的缩短设计时间，进而成功改善公知工程改版技术的缺点，有效达成本发明的主要目的。
根据上述方案，本发明所述的电路设计修改方法，其中根据该工程改版逻辑锥对与该第一布局后电路来产生出该待替换电路的方法包含下列步骤：根据该工程改版逻辑锥对中属于该第二电路描述的逻辑锥，使用等效验证的技术在该第一布局后电路中寻找出等效于该逻辑锥的终点元件的一等效元件；而该等效元件即为一待替换逻辑锥的终点元件，同时将该待替换终点元件与该第三电路描述的逻辑锥都记上一有效标记；以及利用等效验证技术针对记有有效标记的该逻辑锥与该第一布局后电路中该待替换终点元件来界定出一等效边界，而将该第一布局后电路中该待替换终点元件以及该等效边界内的所有逻辑门的集合去除后便形成该待替换电路。
图1是传统集成电路设计流程的示意图。
附图说明
图2是一逻辑锥的示意图。
图3是一自动化工程改版方法的流程示意图。
图4为执行图3所示的自动化工程改版方法中的一实例说明示意图。
图5是本发明所揭示的自动化工程改版方法流程示意图。
图6(a)、图6(b)、图6(c)和图6(d)分别表示出本发明自动化工程改版方法中各个步骤的细节流程示意图。
图7是图6中步骤67的一细节示例图。
其中，附图标记说明如下：
21、22、23逻辑锥
61、62逻辑锥
63工程改版逻辑锥对
631逻辑锥 632逻辑锥
6320已标记的工程改版逻辑锥
670最小尺寸工程改版逻辑门
而为了能改善上述公知工程改版技术的缺点，本发明提出如图5所示的自动化工程改版方法流程图来解决问题，其中原始硬件描述语言码S0同样经最佳化合成动作502来产生一原始电路描述C0，而原始电路描述C0再经过物理设计的步骤504处理后，便产生一最佳化的布局后电路L0。然而为避免公知缺点，本发明便将修改后的硬件描述语言码Sn与原始硬件描述语言码S0再进行另一次最佳化合成动作506，但是在此次最佳化合成动作中，为了避免某些元件及其输入信号因合成动作的逻辑运算简化程序而导致信号被整合隐藏到其它元件内，所以需要利用强制地保留所有左手侧(Left-HandSide)信号的方法(Optimization with All LHS Signal Preservation)，来将修改后的硬件描述语言码Sn与原始硬件描述语言码S0进行合成，也就是强制地保留所有元件的输入信号不要因简化而被隐藏，用以产生保有所有左手侧的信号的原始电路描述C0LHS和保有所有左手侧的信号的修改后电路描述CnLHS，所以即使是修改过的信号必然还以一终点元件(end element)的形式存在于C0LHS和CnLHS之中，如此便可确保所撷取出的工程改版逻辑锥对(ECO Cone-Pair)是最小的。
接着，再利用步骤508中的处理程序，先通过扇入追踪(Fan-In Trace)的方法在C0LHS和CnLHS二者中都建立逻辑锥(logic cone)的数据结构，然后再利用信号名称比对的方法以建立相对应的逻辑锥对(logic cone-pair)，并结合等效验证(Equivalence Check)技术来找出所有工程改版逻辑锥对(ECOCone-Pair)，也就是上述称为工程改版逻辑锥对的撷取方法(ECO Cone-PairExtraction)的方式来进行，如此便可找到最小尺寸的工程改版逻辑锥对。接着再利用步骤510与步骤512中所述的动作，其中步骤510根据每一工程改版逻辑锥对中属于原始电路描述C0LHS中的工程改版逻辑锥(ECO logiccone)，在最佳化的布局后电路L0中使用等效验证的技术来寻找等效于该工程改版逻辑锥的等效元件，并将布局后电路L0中的该等效元件与保有所有左手侧的信号的修改后电路描述CnLHS中相对应的工程改版逻辑锥都记上标记。至于步骤512则是针对每一个记上有效标记的工程改版逻辑锥去找出相对应的工程改版逻辑门电路，然后将布局后电路(L0)中记上有效标记的该终点元件的逻辑电路直接替换成相对应的工程改版逻辑门电路，如此便可完成电路的修改。最后便可在步骤514中输出布局后的工程改版电路(Ln)。
具体实施方式
而为了能进一步了解上述本发明的步骤，请参见下列文字说明，并配合相对应附图进行了解。首先，图6(a)表示出上述步骤508中，通过扇入追踪(Fan-In Trace)的方法在C0LHS和CnLHS二者中所分别建立的逻辑锥(logiccone)61、62的示例图，而由于C0LHS和CnLHS都保有所有左手侧的信号，所以不会有输入信号因电路简化而消失，因此修改过的终点元件f2(由f2＝b|c改成f2＝c’&d)仍可存在，且逻辑锥(logic cone)61、62的结构基本上是相同的。
再请参见图6(b)，上述步骤508中的最小尺寸工程改版逻辑锥对的撷取方法(Minimal size ECO Cone-Pair Extraction)，其表示出逻辑锥(logic cone)61、62在经过步骤60的最小尺寸工程改版逻辑锥对的撷取方法(Minimal sizeECO Cone-Pair Extraction)处理后，便可得到如图中所示的工程改版逻辑锥对63。
接着，图6(c)表示出步骤510的细节，其根据每一工程改版逻辑锥对63中属于原始电路的逻辑锥(logic cone)631，使用等效验证的技术在最佳化的布局后电路L0中寻找是否有等效于逻辑锥(logic cone)631的终点元件(endelement)的一等效元件存在，而此等效元件即为一待替换逻辑锥的终点元件；其中步骤64中表示出是否可在L0电路中找到该待替换终点元件，若有，则进入步骤65，用以将该待替换终点元件(例如图中的f2)记上一有效的ECO标记(effective ECO flag)，同时在工程改版逻辑锥对63中相对应的逻辑锥632也记上有效的ECO标记(effective ECO flag)，进而形成已标记的工程改版逻辑锥6320。如此一来，在未来进行工程改版的程序，只要将布局后电路L0中标记着有效的ECO标记的待替换终点元件(end element)所关联的逻辑电路替换成相对应于记上有效的ECO标记的逻辑锥632所产生的工程改版逻辑门(ECO logic)6320，便可完成电路的修改。但假若一开始在布局后电路L0中找不到等效的待替换终点元件的话，则进入步骤66，其利用C0电路上的逻辑锥的树状数据结构，去取得此工程改版逻辑锥的所有上游工程改版逻辑锥(parent logic cones of the ECO logic cone)，然后再回到步骤64重新寻找，直到相对应的等效的待替换终点元件被找到后再进入步骤65中进行标记。
至于图6(d)则表示出步骤512的细节，其中步骤67主要是利用等效验证技术针对CnLHS中记上有效的ECO标记的逻辑锥(例如图中的逻辑锥6320)与L0电路中记上有效的ECO标记的待替换终点元件(例如图中的f2)进行处理，用以辨识出其中等效元件后而界定出一等效边界，而由逻辑锥6320的终点元件以及等效元件所形成的等效边界内的所有逻辑门的集合即为最小尺寸工程改版逻辑门(ECO logic)670。接着在步骤68中将布局后电路L0中包含待替换终点元件和等效元件所形成的等效边界内所有逻辑门的集合进行移除而形成一待替换电路L0’，然后在步骤69中再将步骤67所得到的该工程改版逻辑门670加入待替换电路L0’，或者将该工程改版逻辑门(ECOlogic)进行技术重映射(Technology Remapping，此为很成熟的合成技术的其中一项，可以将电路根据不同的元件特性及时序问题重新对映成不同的电路，故在此不予赘述)后再加入电路L0’，等到把每一工程改版逻辑锥所对应的工程改版逻辑门(ECO logic)都处理完，最后就可以得到布局后的工程改版电路(Ln)。
而为了能更清楚了解步骤67的细节，请参见图7中所绘出的示例图，其中左图代表一布局后电路L0的一示例图，而右图则代表保有所有左手侧的信号的修改后电路描述CnLHS电路。首先在布局后电路L0中，找出是否有等效于CnLHS电路中终点元件I8的A点(即是I5的Y点)的元件，而在本例中，L0中的元件I1和I5是等效的，所以I5便被视为是位于等效边界上的元件，因此在I8的A点的路径上的等效边界元件即是I5，同理，由于I2与I6并不等效，而需推到端点c和端点d才是等效，因此在I8中B点的路径上，端点c和端点d才是等效边界元件，至于在I8中C点的路径上，由于I3与I7也不等效，因此等效边界元件需推到端点e和端点h。而由终点元件I8出发，直到等效元件所形成的等效边界内的所有逻辑门即为最小尺寸工程改版逻辑门(ECO logic)，在本例中，便可归纳出I6、I7和I8即为本图中的最小尺寸工程改版逻辑门(ECO logic)。在此同时，步骤68与步骤69中所要进行移除及加入的电路也被找出，意即可以得知那些元件在L0中是要被去掉而改用最小尺寸工程改版逻辑门(ECO logic)来取代的，而在本例中，L0中I2、I3和I4便是要被移除的元件，而将改用最小尺寸工程改版逻辑门(ECOlogic)I6、I7和I8来取代。
综上所述，运用本发明方法来设计集成电路将能够大幅的缩短设计时间，进而成功改善公知工程改版技术的缺点，有效达成本发明的主要目的。但本发明可以由所属领域的技术人员做出各种修改，然而都不脱离所附权利要求书所想要保护的范围。

Claims (4)

1.一种电路设计修改方法，可执行于一计算机系统中，该方法包含下列步骤：
对一第一硬件描述语言码进行一第一最佳化合成动作而产生一第一电路描述；
对该第一电路描述进行一物理设计而产生一第一布局后电路；
对该第一硬件描述语言码进行修改而产生一第二硬件描述语言码，并分别对该第一硬件描述语言码与该第二硬件描述语言码进行强制保留信号的一第二最佳化合成动作而产生一第二电路描述与一第三电路描述；
对该第二电路描述与该第三电路描述进行一工程改版逻辑锥对撷取程序，进而产生至少一工程改版逻辑锥对；
根据该工程改版逻辑锥对中属于该第二电路描述的逻辑锥，使用等效验证的技术在该第一布局后电路中寻找出等效于该逻辑锥的终点元件的一待替换逻辑锥的终点元件；
将该待替换终点元件与该第三电路描述的逻辑锥都记上一有效标记；
利用等效验证技术针对记有有效标记的该逻辑锥与该第一布局后电路中该待替换终点元件来界定出一等效边界，而由该有效标记逻辑锥的该终点元件以及该等效边界内的所有逻辑门的集合来形成一工程改版逻辑门电路；
将该第一布局后电路中该待替换终点元件以及该等效边界内的所有逻辑门的集合去除后便形成一待替换电路；以及
然后将该第一布局后电路中的该待替换电路直接替换成该工程改版逻辑门电路，进而将该第一布局后电路修改成一布局后的工程改版电路。
2.如权利要求1所述的电路设计修改方法，其中强制保留信号的该第二最佳化合成动作为一强制保留所有左手侧信号的最佳化合成动作。
3.如权利要求1所述的电路设计修改方法，其中对该第二电路描述与该第三电路描述进行的该工程改版逻辑锥对撷取程序包含下列步骤：
通过扇入追踪的方法在该第二电路描述与该第三电路描述中都建立逻辑锥的数据结构；以及
利用信号名称比对的方法来建立多个相对应的逻辑锥对，并从所述逻辑锥对中结合等效验证技术来找出该工程改版逻辑锥对。
4.如权利要求1所述的电路设计修改方法，其中该等效边界的界定方法包含下列步骤：从记有有效标记的逻辑锥的终点元件往起点方向出发，在第一布局后电路中找出与该逻辑锥间所有路径上的等效元件，而所述等效元件所形成的边界便为该等效边界，而该等效边界内的所有逻辑门与该等效终点元件的集合即为该工程改版逻辑门。
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