CN105264776A - 同时锁定到低频和高频时钟的锁相环 - Google Patents

同时锁定到低频和高频时钟的锁相环 Download PDF

Info

Publication number
CN105264776A
CN105264776A CN201480024142.XA CN201480024142A CN105264776A CN 105264776 A CN105264776 A CN 105264776A CN 201480024142 A CN201480024142 A CN 201480024142A CN 105264776 A CN105264776 A CN 105264776A
Authority
CN
China
Prior art keywords
phase
clock
locked loop
high frequency
low
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201480024142.XA
Other languages
English (en)
Other versions
CN105264776B (zh
Inventor
K·米特里科
P·施拉姆
T·扎加
D·科尔比
C·张
R·范德瓦尔克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Microsemi Semiconductor ULC
Microsemi Corp
Original Assignee
Microsemi Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Microsemi Corp filed Critical Microsemi Corp
Publication of CN105264776A publication Critical patent/CN105264776A/zh
Application granted granted Critical
Publication of CN105264776B publication Critical patent/CN105264776B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/101—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional control signal to the controlled loop oscillator derived from a signal generated in the loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

锁相环通过以下步骤同时同步到高频和低频时钟：(i)将锁相环的一个输出锁定到高频参考时钟；(ii)以高速率测量高频参考时钟和锁相环输出之间的第一相位差；(iii)以高速率测量低频参考时钟和锁相环输出之间的第二相位差；(iv)以低速率从所述第一和第二相位差计算高频和低频时钟之间的第三相位差；(v)以低速率组合所述第三相位差和所述第二相位差以获得总相位差；以及(vi)以低速率调整锁相环的输出以减小所获得的总相位差。

Description

同时锁定到低频和高频时钟的锁相环
技术领域
本发明属于时钟同步领域，并且更特别地属于一种同时将锁相环(PLL)同步到低频和高频参考时钟的方法。
背景技术
这些年来，使用稳定且准确的低频时钟或帧脉冲(也称之为低频同步)来周期性地调整锁定到高频参考的经同步的设备和装备的相位，已经成了标准做法。高频参考时钟可以是，例如，高达比如156.25MHz的T1参考(1.544MHz)，而低频时钟可以从例如GPS信号情形下的1Hz到8KHz的帧脉冲。
为了使用这样的时钟作为PLL的参考，并保证适当的PLL响应和整体稳定性，这样的PLL的带宽必须至少比低频时钟低一个数量级。这样的低带宽意味着需要无法接受的长时间来与低频时钟的相位对齐。
对于高频时钟可追溯到与低频同步相同的主参考源的应用，有可能使用相对高的带宽让PLL锁定到高频时钟，并提供低频同步作为另外的同步源。在该模式中，PLL输出的相位和频率都被锁定到高频时钟。PLL输出的相位可周期性地调整以与低频时钟对齐。典型地，PLL输出与最靠近低频同步沿的高频时钟沿对齐，如图1所示。
现有技术中，已知两种实现PLL输出时钟与低频同步参考对齐的方法。第一种方法(这里称为混合方法)，数控振荡器(NumericallyControlledOscillator，NCO)和锁定到高频参考的常规PLL一起使用。该方法要求设备用一数值字代表低频同步，所述数值字用于控制NCO从而使得PLL输出时钟与低频同步对齐。该方法还要求在NCO和常规PLL锁定模式之间切换的能力。
图2是这样的混合方法的框图，示出了外部PLL和常规PLL，其中外部PLL通过NCO控制实现与同步的相位对齐，然后常规PLL实现与参考的对齐。
该方法的缺点在于实现的复杂性和高成本(由于提取低频同步相位的要求，以及在锁定模式之间的切换)，以及缺乏能够在低频同步被干扰或改变相位时执行自动相位调整的机制。当在NCO和PLL常规锁定模式之间切换时，PLL输出的相位跳变也是该方法的一个常见问题。
第二种方法，如图3和4中所示，涉及使用高频参考时钟对低频同步采样并基于经采样的相位差作出输出相位调整。
同步控制块可功能性地表示为一个块，该块允许由高频参考时钟对低频同步采样并选通高频参考时钟或低频反馈时钟，从而允许相位检测器块测量低频同步和低频反馈时钟之间的相位差。
尽管该方法比混合方法简单，但它缺乏应用的灵活性和方便性。它还要求复杂的逻辑。但是，该方法的主要缺点是其使用高频参考对低频同步进行采样的本质所导致的不灵活性。为了保证合适的采样，低频同步的沿必须不与高频参考沿一致。低频同步实际上必须滞后于高频参考。这特别难以保证，因为高频时钟和低频同步必须都可追溯到相同的主参考源。此外，二者之间的额定频率差可能很显著，以至高频时钟需要使用差分引脚布线，而低频同步则使用标准的单端引脚提供。在几乎所有的情形下，需要消费者使用额外的硬件来保证，在被发送到同步PLL之前，同步脉冲被与PLL中所使用的相反的高频时钟沿采样。
该方法的另一缺点是不能自动地用低频同步执行PLL输出时钟的周期性重对齐。在存在漫游和抖动的环境中，如果初始测量有误差，则会在输出时钟和低频同步之间引入错误对准，并且该误差将保留在系统中。
发明内容
通过使用一种独立地采样高频时钟和低频同步、并从高频时钟的平均沿位置中减去检测到的同步位置的新颖方法，本发明的实施例解决了现有技术的难题。该方法允许使用高速采样和测量过程对高频时钟和低频同步两者进行非常准确的采样，同时在低速灵活的过程中完成相位调整，这允许之前提到的现有技术中缺乏的重要特征的容易实现。
根据本发明，提供了一种同时将锁相环同步到高频和低频时钟的方法，包括：(i)将锁相环的一个输出锁定到高频参考时钟；(ii)以高速率测量高频参考时钟和锁相环输出之间的第一相位差；(iii)以高速率测量低频参考时钟和锁相环输出之间的第二相位差；(iv)以低速率从所述第一和第二相位差计算高频和低频时钟之间的第三相位差；(v)以低速率组合所述第三相位差和所述第二相位差以获得总相位差；以及(vi)以低速率调整锁相环的输出以减小所获得的总相位差。
实际的高和低速率是对于处理器执行任务而言的并取决于特定的应用。高速率优选地至少比低速率大一个数量级，并且优选地大多个数量级。一个非限制性例子是，高速率为10kHz，低速率为10Hz。
从而本发明的实施例提供一种PLL，该PLL能够在PLL的相位和频率锁定到高频时钟的同时精确地调整其输出时钟的相位以与低频同步对齐，从而有效地将PLL同时锁定到高频时钟和低频同步。本发明基于这样的事实：可使用昂贵的高速过程(对所有输入和输出执行独立的相位测量：高频参考和低频同步，以及输出时钟)来完成对低频输入同步信号和输出时钟之间的相位差的采样和精确测量，而可使用较便宜的低速过程从容地完成对PLL输出时钟的相位调整(基于前面提到的昂贵测量)。
通过独立地对高频时钟和低频同步采样，本发明允许灵活地将高频时钟沿与低频同步沿对齐，从而同步沿可位于活跃高频时钟沿的任一侧的高频时钟的一半周期处。此外，该发明允许灵活地选择低频同步的活跃沿是能够自然地与活跃高频时钟沿对齐，还是与非活跃高频时钟沿对齐，从而在无需额外修改的情况下向后兼容现有技术的低频同步。
除了灵活地支持高频时钟和低频同步之间的任何相位关联之外，本发明还允许周期性的重对齐，以保证即使在同步信号有相位干扰的情形下PLL输出时钟也与低频同步持续适当的对齐。在参考切换之际或输入时钟或同步信号的大的瞬变之际发生系统锁定的情形下，本发明允许延迟的第二重对齐，保证在重对齐发生之前PLL具有足够的时间稳定到新的参考相位和频率位置。
最后，本发明还可保证适当的PLL锁定指示。现有技术中，典型地是当输入和输出时钟之间的频率和/或相位误差已经(在某一容限内)对齐时提供PLL锁定指示。本发明提供锁定指示信号的额外准则。只有当PLL实现与高频时钟和低频同步信号两者都对齐时才设置PLL锁定指示符。
另一方面，本发明提供一种锁相环，包括：一复用器，被配置为响应于一选择信号选择至少两个参考输入中的一个，其中所述参考输入中的至少一个是高频时钟并且所述参考输入中的至少一个是低频时钟；一受控振荡器，被配置为产生一锁定到高频参考时钟的输出；一环路滤波器，被配置为向受控振荡器施加一控制信号；一反馈环路，被配置为提供一反馈信号；一相位检测器，被配置为将反馈信号的相位与所选择的一个参考输入信号进行比较以向环路滤波器提供误差信号；以高速率操作的一相位测量模块，被配置为测量高频参考时钟和锁相环输出之间的第一相位差；以及一相位检测器，被安排为以高速率测量低频参考时钟和锁相环输出之间的第二相位差；以及以低速率操作的一相位对齐模块，被配置为：(i)从第一和第二相位差计算低频和高频时钟之间的第三相位差；(ii)将所述第三相位差和所述第二相位差组合以获得总相位差；以及(iii)调整锁相环的输出以减小所获得的总相位差。
附图说明
现在将参考以下附图，仅通过举例的方式，更详细地描述本发明，其中：
图1是参考和同步输入和帧脉冲输出的时序图；
图2是使用参考-同步对齐混合方法的现有技术的框图；
图3是使用由高频参考时钟对低频同步采样的方法的现有技术的框图；
图4是现有技术同步控制块的框图；
图5是根据本发明的一个实施例的PLL电路的高层次图；
图6是参考-同步相位测量模块的内部框图；
图7是参考-同步对齐状态机的示图；以及
图8是示出了使用参考-同步对齐检测器的PLL的锁定声明机制的逻辑图。
具体实施方式
现在将对图5进行参考，图5示出了根据本发明的实施例的一个PLL电路的高层次框图。
参考监控模块1，基于指定准则确定输入参考时钟的存在、短期和长期质量，并通知参考选择状态机模块2关于时钟的可靠性。在参考监控模块1中实现迟滞功能，从而在优选的输入参考时钟的频率偏移接近可靠性边界时防止参考之间的弹跳。
参考选择状态机模块2控制输入参考复用器3，输入参考复用器3选择适当的参考输入。参考输入可能是高频或低频，但优选地，参考复用器3的输入处应当有至少一个高频参考和至少一个低频参考可用。在没有参考可用的情况下，复用器3也可自动地使PLL切换到延续模式或从延续模式切换回来。在延续模式下PLL以它自身的内部时钟运行。
可选择N个输入参考中的任何一个作为优选的参考。每个参考可具有双重功能：它既可用作PLL可锁定到的单个参考，也可与另一参考配对，充当低频同步。高频参考和低频同步的这种配对也称为参考-同步对。对于每个参考，可选择剩余N-1个参考中的任何一个作为低频同步进行配对。
如所述的，高频参考时钟可以是，例如，以1.544MHz运行的T1参考时钟，且低频参考或同步时钟可以是，例如，1Hz的GPS信号。可替换地，例如，低频参考时钟可以是8KHz的帧脉冲。
输入参考复用器3选择N个输入参考时钟中的一个作为PLL的输入时钟。对于每个参考输入时钟，可选择剩余参考中的任何一个作为用于参考-同步对齐的低频同步输入。因此，通过为PLL选择时钟和关联的同步，系统将执行输出同步到输入时钟和同步的所需要的相位对齐。
相位检测器4持续地测量输入参考时钟和输出反馈时钟之间的平均相位差，优选地使用每个参考时钟沿。相位检测器输出处的该测得相位误差被传递至最大时间间隔误差(MaximumTimeIntervalError，MTIE)模块5。
MTIE模块5存储关于DPLL输入和输出之间的相位偏移的信息。它将相位偏移和相位检测器4的相位误差输出组合，以形成环路滤波器8的输入。
参考-同步相位测量模块7所测得的相位差是该相位偏移的一部分。
以低速率运行的参考-同步对齐状态机6协调对输出时钟和同步输入之间的相位差的测量。它也负责从所测得的相位差计算同步输入和参考时钟输入之间的相位差。为了达成所期望的参考-同步对齐，它从MTIE模块5维护的相位偏移中去除该总相位差(输出-同步和同步-输入的差)。在参考-同步对齐期间，阻止锁定检测器11声明锁定。
参考-同步相位测量模块7负责准确地测量输出时钟和输入同步之间的相位差并将该相位差提供给参考-同步对齐状态机6。参考-同步相位测量模块7以比参考-同步对齐状态机6高得多的速率运行以保证高度准确的测量。
环路滤波器8对MTIE模块5的输出处生成的相位误差进行过滤并将该相位误差转换为用于数控振荡器(DCO)9的频率偏移。PLL的带宽由环路滤波器确定。在一个非限制性例子中，带宽为14Hz，但其范围可高达例如1KHz。PLL的锁定行为主要取决于环路滤波器参数。
DCO9生成一时钟，该时钟锁相或锁频到输入参考时钟，或者如果能配对，锁相或锁频到参考-同步对。当PLL处于延续模式时，所生成时钟的频率仅由系统时钟控制。系统时钟的速率和数控振荡器(DCO)模块9内部的可编程中心频率数确定所生成时钟的额定频率。来自环路滤波器8的频率偏移值被添加到额定频率。所生成时钟的相位是额定频率和频率偏移之和的积分结果。
分频器模块10用于通过分频DCO模块9生成的时钟来生成所有需要的输出时钟和PLL反馈时钟。
锁定检测器模块11向控制器提供一锁定信号，该锁定信号指示何时PLL频率和相位锁定到参考时钟以及何时已完成到参考同步的相位对齐。
图6中更详细地示出了参考-同步相位测量模块7。该模块的主要功能是准确地测量DCO的输出相位和同步输入的上升沿之间的相位差。为了达成这样的测量，该模块能够独立地评估高频参考相对于DCO相位的位置以及低频参考相对于DCO相位的位置，从而允许低频同步位置相对于高频参考位置的完全灵活性。
测量由参考-同步对齐状态机6触发。为了获得对该相位差的高度准确的测量，参考-同步相位测量模块周期性地运行并以高速率操作。
参考-同步相位测量模块6包含用于检测高频和低频时钟二者的参考沿的沿检测器20，和用于检测输出时钟与高频和低频参考时钟之间的相位差的相位检测器21。该模块以高速率运行。
参考-同步相位测量模块6进一步从参考监控模块1获得关于低频参考时钟(同步)的相位信息。它持续在沿检测器20中寻找同步的沿。一旦检测到沿，相位检测器21在相应的时间点测量同步输入的相位和DCO输出的相位之差。这给出了所需要的DCO输出和输入同步的上升沿之间的相位差。
然后该相位差被提供到参考-同步对齐状态机7以实现所需要的对齐。
参考-同步对齐状态机7以比参考-同步相位测量模块低得多的速率运行，从而允许在软件和硬件上容易实现。
状态机7主要负责触发参考-同步相位测量模块6并使用该模块的输出来消除输出帧脉冲和参考输入时钟之间的相位差。
图7更详细地示出了状态机。“重置”状态是参考-同步状态机的默认起始状态。在“初始化”状态中完成初始化之后，高速率测量被触发。
一旦在“测量”状态中完成测量，控制被转移回低速率以在“对齐”状态中完成对齐，“对齐”状态以低速率操作。
在“对齐”状态中，状态机计算同步输入的上升沿和最接近的参考输入的上升沿之间的相位差。这允许同步输入要么落后要么领先参考输入。然后状态机将该相位差与从“测量”状态获得的相位差进行组合，并从相位偏移中去除该总相位差。该相位差的去除由环路滤波器的带宽管理，因此不是瞬时的。
在“等待”状态中，状态机等待预定的重对齐间隔期满。重对齐间隔对于完成对齐和PLL获得锁定来说足够大。一旦重对齐间隔期满，状态机循环回到“测量”状态。
在“等待”状态中，状态机监控相位误差(相位检测器4的输出)并将它对照参考-同步对齐阈值进行比较。当相位误差的幅度变得小于该阈值时，认为参考-同步对齐完成。此时，如果满足PLL的锁定条件，那么PLL可声明锁定。以这种方式，PLL优选地仅在完成参考-同步对齐之后声明锁定。
要领会的是，重对齐可以是周期性的，但并不必如此，并且在很多应用中也不是。重对齐可由多个事件发起，其中包括触发周期性重对齐的计时器。然而，计时器不是必须被启用的并且默认情况下它实际上可能被禁用。除了周期性计时器，能导致重对齐的事件为：1)在上电或重置之际，2)当PLL获得到高频参考的锁定时，3)当同步在暂时关闭或不可用之后恢复时(通过某些参考失败准则)，4)当PLL从延续或自由运行模式切换到正常锁定模式时。
而且，在由于上述条件中的任何一个导致第一次重对齐到低频参考时钟之后，状态机将在长时间后(在一个示例情况中为127秒)再发起一次重对齐，以保证在由于可能的测量误差导致原始测量是错误的而PLL未完全锁定到高速参考时钟的情况下适当的重对齐。
图8示出了锁定检测器11。它包括确定总相位差何时落在低于一可配置阈值的参考-同步对齐检测器22，和确定PLL何时锁定到高频参考的正常PPL锁定检测器23。当块22和23都指示锁定时，两个块的输出经过“与”门24以给出锁定指示。
参考或同步输入中的任何错误或PLL锁定丢失都将迫使状态机返回到“重置”状态并随后再次执行测量。
因此，本发明的实施例使用高速过程执行相位测量而使用低速过程执行对齐，这使得其自身容易实现。参考-同步测量模块可容许低频输入同步和高频输入参考之间的不齐，并允许适当的对齐而不管低频输入同步相对于高频输入参考的相对位置(领先或落后)。
参考-同步测量模块6还允许输出时钟对齐到低频输入同步的非活跃沿，并且还允许补偿由不同的布线和引脚负载所导致的低频同步和高频参考之间的静态延迟差。
参考-同步测量模块6和参考-同步对齐状态机7允许PLL输出时钟到低频同步的周期性和自动重对齐。它们也可以在初始对齐之后自动执行额外的重对齐以补偿测量误差，所述测量误差可能是由于在PLL尚未达到稳定的锁定状态时执行对齐导致的。
参考-同步测量模块6和参考-同步对齐状态机7还能够在PLL获得到高频参考时钟的锁定时，或在临时干扰之后低频同步信号重新出现时，自动执行重对齐。
本领域技术人员应当理解，这里的任何框图代表实施本发明原理的说明性电路的概念图。例如，可通过使用专用硬件以及能够执行软件的硬件联合适当的软件提供一处理器。当由处理器提供时，功能可由单个专用处理器、由单个共享处理器、或由其中某些可被共享的多个单独处理器提供。并且，术语“处理器”的明确使用不应被视为排他地指代能够执行软件的硬件，而是隐含地可包括，但不限于，数字信号处理器(DSP)硬件、网络处理器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)、用于存储软件的只读存储器(ROM)、随机存取存储器(RAM)和非易失性存储设备。还可以包括其他硬件，传统的和/或定制的。并且，可以理解，在此描述的块可实现为软件模块。

Claims (18)

1.一种同时将锁相环同步到高频和低频时钟的方法，包括：
(i)将锁相环的一个输出锁定到高频参考时钟；
(ii)以高速率测量高频参考时钟和锁相环输出之间的第一相位差；
(iii)以高速率测量低频参考时钟和锁相环输出之间的第二相位差；
(iv)以低速率从所述第一和第二相位差计算高频和低频时钟之间的第三相位差；
(v)以低速率组合所述第三相位差和所述第二相位差以获得总相位差；以及
(vi)以低速率调整锁相环的输出以减小所获得的总相位差。
2.如权利要求1所述的方法，其特征在于，持续以低速率对锁相环的输出进行调整以减小总相位差直到一重对齐间隔期满。
3.如权利要求2所述的方法，其特征在于，在重对齐间隔期满之际，该方法循环回到步骤(ii)。
4.如权利要求1所述的方法，其特征在于，计算低频参考时钟的一参考沿和最接近低频参考时钟的该参考沿的高频参考时钟的一参考沿之间的第三相位差。
5.如权利要求4所述的方法，其特征在于，所述参考沿是上升沿。
6.如权利要求1至5中任一项所述的方法，其特征在于，进一步包括在重对齐间隔期间监控总相位差并当相位误差小于一阈值时声明相位锁定。
7.一种锁相环，包括：
一复用器，被配置为响应于一选择信号选择至少两个参考输入中的一个，其中所述参考输入中的至少一个是高频时钟并且所述参考输入中的至少一个是低频时钟；
一受控振荡器，被配置为产生一锁定到高频参考时钟的输出；
一环路滤波器，被配置为向受控振荡器施加一控制信号；
一反馈环路，被配置为提供一反馈信号；
一相位检测器，被配置为将反馈信号的相位与所选择的一个参考输入信号进行比较以向环路滤波器提供误差信号；
以高速率操作的一相位测量模块，被配置为测量高频参考时钟和锁相环输出之间的第一相位差；以及
一相位检测器，以高速率测量低频参考时钟和锁相环输出之间的第二相位差；以及
以低速率操作的一相位对齐模块，被配置为：
(i)从第一和第二相位差计算低频和高频时钟之间的第三相位差；
(ii)将所述第三相位差和所述第二相位差组合以获得总相位差；以及
(iii)调整锁相环的输出以减小所获得的总相位差。
8.如权利要求7所述的锁相环，其特征在于，进一步包括相位检测器和环路滤波器之间的最大时间间隔误差(MTIE)模块，并且其中所述相位对齐模块被配置为调整所述MTIE模块中的一相位偏移以减小所述总相位差。
9.如权利要求7或8所述的锁相环，其特征在于，所述对齐模块是一状态机，包含在其间由所述相位测量模块执行所述相位测量的“测量”状态，其中计算总相位差的“对齐”状态，以及其中减小总相位差以将输出与低频时钟重对齐的“等待”状态。
10.如权利要求9所述的锁相环，其特征在于，状态机被配置为保持在“等待”状态直到重对齐间隔期满，在重对齐间隔期满之际，状态机循环回到“测量”状态。
11.如权利要求9或10所述的锁相环，其特征在于，状态机被配置为在选自由以下事件构成的组中的一个或多个事件之际发起重对齐：计时器期满，上电，重置，PLL获得到高频参考时钟的锁定，低频参考时钟在暂时不可用之后恢复，和PLL从延续模式切换到正常锁定模式。
12.如权利要求9至11中任一项所述的锁相环，其特征在于，状态机被配置为在第一次对齐到低频参考时钟发生之后，它在一预定时长后再发起至少一次重对齐以保证获得适当的重对齐。
13.如权利要求7至12中任一项所述的锁相环，其特征在于，进一步包括一锁定检测器，用于当总相位差落在低于所配置的阈值时声明一锁定指示。
14.如权利要求13所述的锁相环，其特征在于，锁定检测器进一步包括用于检测到高频时钟的锁定的正常锁定检测器，和一“与”门，“与”门用于当相位对齐模块和正常锁定检测器都指示在预定容限内的锁定时输出锁定指示。
15.如权利要求7至14中任一项所述的锁相环，其特征在于，相位测量模块包括被配置为检测高频和低频时钟参考沿的沿检测器，和被配置为检测参考沿和输出之间相位差的相位检测器。
16.如权利要求7至15中任一项所述的锁相环，其特征在于，进一步包括用于生成所述选择信号以选择所述参考输入中的一个的参考选择状态机。
17.如权利要求16所述的锁相环，其特征在于，进一步包括被配置为确定参考输入的质量并向参考选择状态机提供输入的参考监控器。
18.如权利要求7至17中任一项所述的锁相环，其特征在于，受控振荡器是数控振荡器。
CN201480024142.XA 2013-04-29 2014-04-29 同时锁定到低频和高频时钟的锁相环 Active CN105264776B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201361816906P 2013-04-29 2013-04-29
US61/816,906 2013-04-29
PCT/CA2014/000382 WO2014176673A1 (en) 2013-04-29 2014-04-29 Phase locked loop with simultaneous locking to low and high frequency clocks

Publications (2)

Publication Number Publication Date
CN105264776A true CN105264776A (zh) 2016-01-20
CN105264776B CN105264776B (zh) 2017-06-09

Family

ID=51788738

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480024142.XA Active CN105264776B (zh) 2013-04-29 2014-04-29 同时锁定到低频和高频时钟的锁相环

Country Status (3)

Country Link
US (1) US8907706B2 (zh)
CN (1) CN105264776B (zh)
WO (1) WO2014176673A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115883049A (zh) * 2022-11-30 2023-03-31 深圳市云天数字能源有限公司 信号同步方法及装置

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9178685B1 (en) * 2013-12-27 2015-11-03 Altera Corporation Techniques to determine signal timing
US9595972B2 (en) * 2015-04-08 2017-03-14 Microsemi Semiconductor Ulc Digital phase locked loop arrangement with master clock redundancy
WO2016161504A1 (en) * 2015-04-08 2016-10-13 Microsemi Semiconductor Ulc Digital phase locked loop arrangement with master clock redundancy
JP6798121B2 (ja) 2016-03-18 2020-12-09 セイコーエプソン株式会社 発振器、電子機器および移動体
US9608644B1 (en) * 2016-06-03 2017-03-28 Xilinx, Inc. Phase-locked loop having sub-sampling phase detector
CN106209342B (zh) * 2016-08-25 2022-10-18 四川灵通电讯有限公司 在xDSL传输系统中实现低频时钟传递的系统
JP6862835B2 (ja) * 2017-01-12 2021-04-21 セイコーエプソン株式会社 発振器、電子機器および移動体
US11038511B2 (en) 2017-06-28 2021-06-15 Analog Devices International Unlimited Company Apparatus and methods for system clock compensation
US10623006B2 (en) 2017-06-28 2020-04-14 Analog Devices, Inc. Apparatus and methods for compensation of signal path delay variation
US10707879B2 (en) * 2018-04-13 2020-07-07 KaiKuTek Inc. Frequency-modulated continuous-wave radar system and frequency tracking method for calibrating frequency gains of a radio frequency signal to approach wideband flatness frequency responses
US11296806B2 (en) 2018-06-11 2022-04-05 Skyworks Solutions, Inc. Shared communication channel that interleaves 1 PPS signals and messaging
JP2020010206A (ja) * 2018-07-10 2020-01-16 セイコーエプソン株式会社 回路装置、発振器、クロック信号生成装置、電子機器及び移動体
KR102534241B1 (ko) * 2018-11-05 2023-05-22 에스케이하이닉스 주식회사 위상 감지 회로, 이를 포함하는 클럭 생성 회로 및 반도체 장치
US11526193B2 (en) 2019-03-07 2022-12-13 Skyworks Solutions, Inc. Maintaining the correct time when counter values are transferred between clock domains
US10735007B1 (en) * 2019-05-28 2020-08-04 Harris Global Communications, Inc. Method of limiting frequency overshoot in a timing recovery loop
US10727844B1 (en) * 2019-05-31 2020-07-28 Silicon Laboratories Inc. Reference clock frequency change handling in a phase-locked loop
US10651862B1 (en) * 2019-06-14 2020-05-12 Silicon Laboratories Inc. Locking a PLL to the nearest edge of the input clock when the input clock is divided down before use in the PLL
US11061432B2 (en) 2019-11-25 2021-07-13 Silicon Laboratories Inc. Data handoff between two clock domains sharing a fundamental beat
US10992301B1 (en) 2020-01-09 2021-04-27 Microsemi Semiconductor Ulc Circuit and method for generating temperature-stable clocks using ordinary oscillators
US11088816B1 (en) * 2020-03-31 2021-08-10 Silicon Laboratories Inc. Secondary phase compensation assist for PLL IO delay aligning sync signal to system clock signal
US11088819B1 (en) * 2020-03-31 2021-08-10 Silicon Laboratories Inc. Secondary phase compensation assist for PLL IO delay
US11290250B2 (en) 2020-04-15 2022-03-29 Skyworks Solutions, Inc. Phase transport with frequency translation without a PLL
US11374578B2 (en) 2020-11-06 2022-06-28 Movellus Circuits Inc. Zero-offset phase detector apparatus and method
US10972106B1 (en) * 2020-11-06 2021-04-06 Movellus Circuits, Inc. Phase and delay compensation circuit and method
US11165432B1 (en) 2020-11-06 2021-11-02 Movellus Circuits, Inc. Glitch-free digital controlled delay line apparatus and method
US11502764B2 (en) 2020-12-28 2022-11-15 Skyworks Solutions, Inc. FSYNC mismatch tracking
CN112698360B (zh) * 2021-01-26 2021-10-26 中国科学院微小卫星创新研究院 一种提高导航卫星平台时间精度的方法
CN113031695B (zh) * 2021-03-19 2024-04-12 维沃移动通信有限公司 控制电路装置、电子设备、控制方法和可读存储介质
CN113381831A (zh) * 2021-05-12 2021-09-10 聚融医疗科技(杭州)有限公司 多片fpga的收发同步方法、系统和超声控制设备
US11502812B1 (en) 2021-07-14 2022-11-15 Skyworks Solutions, Inc. Data protocol over clock line
US11290117B1 (en) 2021-12-01 2022-03-29 Joseph Kosednar, Jr. Low-frequency arithmetic multiplying PLL for HDL devices

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1592134A (zh) * 2003-08-27 2005-03-09 华为技术有限公司 主备时钟的相位对齐方法
US20060145745A1 (en) * 2004-12-30 2006-07-06 Micron Technology, Inc. Synchronous clock generator including duty cycle correction
US20070177703A1 (en) * 2004-03-04 2007-08-02 Sony Corporation Phase locked loop circuit and information reproduction apparatus
CN101132247A (zh) * 2007-09-28 2008-02-27 中兴通讯股份有限公司 一种实现主备时钟相位对齐的方法及其装置
CN101860365A (zh) * 2010-06-12 2010-10-13 中兴通讯股份有限公司 参考时钟源切换方法及装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5754607A (en) * 1995-05-10 1998-05-19 Alcatel Network Systems, Inc. Method and apparatus for achieving fast phase settling in a phase locked loop
US6246738B1 (en) * 1998-11-19 2001-06-12 Pmc-Sierra Ltd. Phase modulated reduction of clock wander in synchronous wide area networks
DE60123922T2 (de) * 2001-03-20 2007-09-06 Agilent Technologies, Inc. (n.d.Ges.d.Staates Delaware), Palo Alto Verfahren und Einrichtung zur Netzwerkmessung
JP3738390B2 (ja) * 2002-09-30 2006-01-25 富士通株式会社 ディジタル位相同期回路
KR20070003895A (ko) * 2004-03-03 2007-01-05 코닌클리케 필립스 일렉트로닉스 엔.브이. 1차원 심볼 검출용 2차원 심볼 검출기
US7405628B2 (en) * 2006-09-29 2008-07-29 Silicon Laboratories Inc. Technique for switching between input clocks in a phase-locked loop
US7755404B2 (en) * 2008-02-05 2010-07-13 Micron Technology, Inc. Delay locked loop circuit and method
US8058942B2 (en) 2009-10-08 2011-11-15 Dialog Semiconductor Gmbh Dual reference oscillator phase-lock loop
US8811555B2 (en) * 2010-02-04 2014-08-19 Altera Corporation Clock and data recovery circuitry with auto-speed negotiation and other possible features
TWI451700B (zh) * 2011-12-05 2014-09-01 Global Unichip Corp 時脈資料回復電路
US8704570B2 (en) * 2011-12-20 2014-04-22 Mosys, Inc. Delay-locked loop with phase adjustment
US8929500B2 (en) * 2012-01-24 2015-01-06 Texas Instruments Incorporated Clock data recovery with out-of-lock detection
US9035682B2 (en) * 2012-12-29 2015-05-19 Motorola Solutions, Inc. Method and apparatus for single port modulation using a fractional-N modulator

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1592134A (zh) * 2003-08-27 2005-03-09 华为技术有限公司 主备时钟的相位对齐方法
US20070177703A1 (en) * 2004-03-04 2007-08-02 Sony Corporation Phase locked loop circuit and information reproduction apparatus
US20060145745A1 (en) * 2004-12-30 2006-07-06 Micron Technology, Inc. Synchronous clock generator including duty cycle correction
CN101132247A (zh) * 2007-09-28 2008-02-27 中兴通讯股份有限公司 一种实现主备时钟相位对齐的方法及其装置
CN101860365A (zh) * 2010-06-12 2010-10-13 中兴通讯股份有限公司 参考时钟源切换方法及装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115883049A (zh) * 2022-11-30 2023-03-31 深圳市云天数字能源有限公司 信号同步方法及装置

Also Published As

Publication number Publication date
CN105264776B (zh) 2017-06-09
US8907706B2 (en) 2014-12-09
US20140320181A1 (en) 2014-10-30
WO2014176673A1 (en) 2014-11-06

Similar Documents

Publication Publication Date Title
CN105264776A (zh) 同时锁定到低频和高频时钟的锁相环
US6297702B1 (en) Phase lock loop system and method
US9369270B1 (en) Dual-coupled phase-locked loops for clock and packet-based synchronization
US6356156B2 (en) Method and system for managing reference signals for network clock synchronization
US5638410A (en) Method and system for aligning the phase of high speed clocks in telecommunications systems
US20150207620A1 (en) Pll glitchless phase adjustment system
JP6133986B2 (ja) システム・クロックを発生させるためのシステム、および温度勾配検出システム
US6675307B1 (en) Clock controller for controlling the switching to redundant clock signal without producing glitches by delaying the redundant clock signal to match a phase of primary clock signal
US20040208256A1 (en) Digital Phase-Locked Loop with Master-Slave Modes
JPH07235873A (ja) クロック発生用回路装置
CN106656392A (zh) 一种时钟参考无缝切换的方法及装置
TW202211631A (zh) 藉由重置多模數反饋分頻器之無中斷切換
JP2007266923A (ja) クロック供給装置
US20210302499A1 (en) Clock frequency monitoring device and clock frequency monitoring method
JPS6348928A (ja) 網同期用クロツク制御方式
WO2016161504A1 (en) Digital phase locked loop arrangement with master clock redundancy
JP2013197692A (ja) Ｐｌｌクロック発生回路
CA3080598C (en) Method of limiting frequency overshoot in a timing recovery loop
KR920003362B1 (ko) 미세 위상차 보정회로 및 보정 방법
EP3285401B1 (en) A system and a method for detecting loss of phase lock
JP4840113B2 (ja) Ｐｌｌ同期はずれ検出回路
JP3424662B2 (ja) クロック同期回路
EP2913926B1 (en) Clock and data recovery device
JP2000349744A (ja) 位相同期システム及び方法
JP2000341257A (ja) 周波数逸脱検出装置と伝送装置及び周波数逸脱検出方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant