CN105244347A - 一种新型嵌入式封装及封装方法 - Google Patents

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Abstract

本发明公开一种新型嵌入式封装，包含：预填塑封料的引线框架，及设置其上的若干芯片，预填塑材料填充引线框架镂空结构，使引线框架形成一平面无镂空整体；围绕引线框架分布设置的引脚；金属片，连接在部分芯片上；第一层压层，其包覆在芯片、引线框架、金属片和引脚上；对应引脚、以及各个芯片中用于连接各个引脚的区域处，第一层压层设有由芯片或引脚的表面至第一层压层外表面的导电结构；各个芯片需连接引脚处的导电结构与引脚或其他芯片的导电结构电性连接。本发明将多芯片嵌入在预制的引线框架上，并被包覆在层压层中通过导电结构连接，提高热性能和电性能，便于完成柔性功率和逻辑混合设计，具有三维堆叠能力，可进行系统级封装。

Description

一种新型嵌入式封装及封装方法
技术领域
本发明涉及一种半导体封装技术，具体涉及一种采用预填塑封料的引线框架、硅或预制芯片以及铜金属片的新型嵌入式封装及封装方法。
背景技术
如图1所示，NXP公司出品了一个嵌入式功率场效应晶体管（powerMOSFET）技术，其中功率场效应晶体管（MOSFET）11两面分别设有电镀层（上电镀层12和下电镀层13），上电镀层12间隔设有漏极区121、栅极区122和源极区123，其中上电镀层12的栅极区122和源极区123分别连通功率MOSFET的栅极和源极。而上电镀层的漏极121区连接下电镀层13，将功率MOSFET的漏极通过上电镀层12与下电镀层13的连接引至上电镀层的漏极区121，从而使实现功率MOSFET器件的漏极、栅极和源极都设置在一个面上，便于封装，同时可将芯片封装做的更薄。NXP公司的该嵌入式功率场效应晶体管芯片中，场效应晶体管芯片的厚度为150微米，芯片焊锡贴片在36微米的铜箔上，整个封装厚度为200微米，尺寸为3.2毫米×3.2毫米。
如图2所示，AOS公司出品了一种设有引线框架（leadframe）21、金属片（clip）22和预制芯片（pre-moldedchip）的多芯片（multichip）功率MOSFET封装技术。底层设置引线框架21，芯片二24和芯片三25设置在引线框架21上，芯片二24和芯片三25上设置有金属片22，金属片22上设有芯片一23。金属片22与引线框架21电路连接，芯片三25为预制芯片，其设有厚度为100微米的倒装硅芯片（siliconflipbond），芯片二24和芯片三25通过金属片22键合连接，芯片一为集成电路芯片，其通过金线键合连接至引线（lead）。整个封装厚度为1.1毫米，尺寸为3.5毫米×5毫米。
NXP公司的封装技术虽然具有可实现柔性封装设计；实现很薄的封装工艺；在该种平台下更容易实施系统级封装（SIP）等优点，但其缺点在于，没有良好的性能表现，该器件的阻值为7到8毫欧；对于高功率器件发热现象严重。
上述AOS公司封装技术的优点在于：具有较好的电性能和热性能；通过使用预制芯片实现较薄的裸片封装（thindiepackage）；和传统的封装工艺具有良好的兼容性。然而其缺点在于，由于打线的线弧高度和堆积式的结构，其工艺无法实现较薄的封装；在之后的工艺流程中非常难以实现系统级封装（SIP）；由于打线（wirebond）的工艺限制无法实现柔性（flexible）的封装设计；；在助焊剂清洁工艺后对打线（WB）造成难度大、封装良率低、成本高、不灵活的问题；引线框架的复杂结构以及在高温封装工艺中引起的翘曲变形也会导致塑封溢料（moldflash）的问题；功率芯片与逻辑芯片互连需要采用昂贵的金线，成本太高。
发明内容
本发明提供一种新型嵌入式封装及封装方法，在多芯片连接的功率场效应晶体管与逻辑芯片混合器件中实现高电性能表现和柔性封装，通过降低导通电阻降低功率损失，具有更好的热管理性能，可进行系统级封装，可靠性好，成本低，尺寸紧凑。
为实现上述目的，本发明提供一种新型嵌入式封装，其特点是，包含：
预填塑封料的引线框架，及设置其上的若干芯片；
若干引脚，围绕上述引线框架分布设置；
引线框架上的塑封材料，填充引线框架镂空结构，使引线框架形成一平面无镂空整体；
金属片，设置在若干芯片中的部分芯片上，该些芯片通过金属片电性连接；金属片一端电性连接至引脚；
第一层压层，其包覆在上述芯片、引线框架、金属片和引脚上；
对应上述引脚、以及各个芯片中用于连接各个引脚的区域处，第一层压层设有由芯片或引脚的表面至第一层压层外表面的过孔；
各个过孔中电镀填充金属，形成导电结构；
各个芯片需连接引脚的区域上的导电结构与该些区域分别对应的引脚上的导电结构电性连接；或者，各芯片与其他芯片之间通过对应导电结构电性连接。
若干上述芯片包含有第一芯片、第二芯片和第三芯片。
上述第一芯片为逻辑芯片。
上述第一芯片通过环氧粘结在引线框架上，顶部通过若干导电结构分别连接至对应引脚。
上述第二芯片为MOSFET功率芯片。
上述第二芯片的底部漏极电性连接引线框架，顶部栅极和顶部源极通过导电结构分别连接至对应引脚。
上述第三芯片为MOSFET功率倒装芯片。
上述第三芯片底部栅极和源极分别设有焊球，通过焊球电性连接引线框架。
上述引线框架对应连接第三芯片栅极处设有栅极引脚，第三芯片栅极处的焊球连接在该栅极引脚上。
上述引线框架包含有分离设置的第一载片台和第二载片台，第一芯片与第二芯片设置在第一载片台上；第三芯片设置在第二载片台上。
上述金属片设在上述第二芯片的漏极和第三芯片的源极上，第二芯片的漏极和第三芯片的源极通过金属片电性连接。
上述金属片为具导电性质的金属片。
上述金属片为铜片或镍片。
上述第一层压层为PP层。
上述第一层压层上还设有第二层压层，该第二层压层包覆在上述导电结构及其延伸部分上。
上述第二层压层为PP层。
上述过孔设为锥形，连接芯片或引脚表面一端的口径小于第一层压层外表面一端的口径。
上述第一层压层表面上还铺设有散热金属箔，该散热金属箔所设的位置与金属片和/或芯片相对应。
上述散热金属箔采用具良好导热特性的金属。
上述散热金属箔采用铜或铝。
上述第一层压层与第二层压层之间还堆叠设有若干层中间层压层。
上述中间层压层设有电子器件。
一种上述的新型嵌入式封装的封装方法，其特点是，该方法包含以下步骤：
芯片贴片设置在预填塑封料的引线框架上，并在设置完成的芯片、引线框架和引脚上铺设第一层压层；
对应芯片需连接引脚的区域及所对应的引脚处，第一层压层分别钻过孔，并在各个过孔中电镀形成导电结构，该导电结构由芯片或引脚表面延伸至第一层压层表面；
各个芯片需连接引脚的区域上的导电结构与该些区域分别对应的引脚上的导电结构电性连接；或者，各芯片与其他芯片之间通过对应导电结构电性连接。
第一层压层钻过孔前，在第一层压层上预先层压一层导电层；
在过孔中形成所述导电结构后，对导电层进行蚀刻，以形成芯片及其对应引脚或其他芯片的导电结构之间的电性连接线路。
铺设第一层压层时，该第一层压层上单面具有金属箔；在过孔中形成导电结构后，对金属箔进行蚀刻，以形成芯片及其对应引脚或其他芯片的导电结构之间的电性连接线路。
导电结构之间完成电性连接后，在第一层压层上铺设第二层压层，该第二层压层包覆导电结构及其电性连接的线路。
在铺设第一层压层前，在若干功率芯片上设置金属片，以实现各功率芯片之间电性连接，金属片还电性连接至相应引脚。
本发明一种新型嵌入式封装及封装方法和现有技术的多芯片封装技术相比，其优点在于，本发明将多芯片安装在预填塑封料的引线框架上，并被嵌入包覆在层压层中，通过金属片连接各个MOSFET功率芯片，通过过孔电镀金属实现功率芯片，集成电路芯片和引脚的互连，实现功率芯片和逻辑芯片的混合集成；降低了封装厚度，单芯片层可控制在650微米以内，堆栈芯片厚度可控制在900微米以内；通过金属层的互连加强了散热性能，实现了更好的热性能和电性能；预填塑封料引线框架和层压层的设计便于完成柔性功率和逻辑混合设计；具有三维堆叠能力可进行系统级封装；预填塑封料引线框架对贴片的焊锡位置具有固定作用，可以预防焊锡桥连，提高了焊接品质；同时预填塑封料引线框架作为一个闭合无镂空的结构，可以很好的实现层压工艺。
附图说明
图1为现有技术中嵌入式功率场效应晶体管的封装结构示意图；
图2为现有技术中预制引线框架的多芯片封装结构示意图；
图3为本发明新型嵌入式封装在实施例一的结构示意图；
图4为实施例一图3中A-A的剖视图；
图5为实施例一图3中B-B的剖视图；
图6为本发明新型嵌入式封装方法中第二芯片和第三芯片贴片示意图；
图7为本发明新型嵌入式封装方法中金属片连接示意图；
图8为本发明新型嵌入式封装方法中第一芯片贴片示意图；
图9为本发明新型嵌入式封装方法中第一层压层和导电层制备示意图；
图10为本发明新型嵌入式封装方法中蚀刻钻过孔示意图；
图11为本发明新型嵌入式封装方法中导电结构制备示意图；
图12为本发明新型嵌入式封装方法中第二层压层制备示意图；
图13为本发明实施例二的图3的A-A剖视图；
图14为本发明实施例二的图3的B-B剖视图；
图15为本发明实施例三的图3的A-A剖视图；
图16为本发明实施例三的图3的B-B剖视图；
图17为本发明新型嵌入式封装实施例四的俯视图；
图18为图17中A-A的剖视图。
具体实施方式
以下结合附图，进一步说明本发明的具体实施例。
实施例1：
如图3所示，是本实施例1新型嵌入式封装的示意图，其包含一个预填塑封料的引线框架（pre-moldleadframe，pre-moldLDF）31，引线框架31采用铜片，表面可经过镀镍，镀银或镀金加工，该引线框架31上在同一平面设置有厚度相同的第一载片台311和第二载片台312。在第一载片台311和第二载片台312周围围绕有若干引脚32，其中部分引脚与第一载片台311或第二载片台312分隔且无电性连接，部分引脚分别与第一载片台311或第二载片台312连接在一起。引线框架上的塑封材料313，填充引线框架镂空结构，使引线框架形成一平面无镂空整体。塑封材料313的厚度与第一载片台311和第二载片台312的厚度相同。
在第一载片台311上分隔设置有第一芯片33和第二芯片34，第二载片台312上设置有第三芯片35。第一芯片33为逻辑芯片（logicICchip），第二芯片34为MOSFET功率芯片，第三芯片35为MOSFET功率倒装芯片（flipchip）。如图可见第一芯片33和第二芯片34之间电路连接，另第一芯片33和第二芯片34还分别与各自对应的若干引脚32电路连接。
在第二芯片34与第三芯片35上设置有金属片（clip）36，该金属片36分别与第二芯片34与第三芯片35的顶面相接触并电性连接，金属片36没有全覆盖第二芯片34与第三芯片35的顶面，仅覆盖第二芯片34与第三芯片35顶面需要连接引脚的部分，例如金属片36电性连接第二芯片34顶面的漏极，第三芯片35顶面的源极。金属片36另一端则与一个引脚32’键合，实现第二芯片34与第三芯片35顶面与引脚32的电路连接。优选的，金属片36采用铜片，镍片或其他具导电性质的金属片。
如图4并结合图5所示，在上述第一芯片33、第二芯片34、第三芯片35、引线框架31、金属片36和引脚32上包覆有第一层压层37，该第一层压层37采用PP层，其填充第一芯片33、第二芯片34、第三芯片35、引线框架31、金属片36和引脚32之间间隔的空隙，并将第一芯片33、第二芯片34、第三芯片35、引线框架31、金属片36和引脚32密闭封装，该第一层压层37的结构尺寸与引线框架31和引脚32所围成的尺寸和结构相齐平。
如图4并结合图3所示，第一芯片33通过环氧粘结（epoxybonding）在引线框架31的第一载片台311上。在第一芯片33顶面上对应连接引脚32的区域处蚀刻钻孔，形成由第一芯片33表面至第一层压层37外表面的过孔41，同时在对应引脚32处，第一层压层也蚀刻钻孔形成由引脚32表面至第一层压层37外表面的过孔42。在过孔41、42中分别电镀金属，分别形成导电结构43、44。在第一层压层37外表面，第一芯片33某区域上所连接的导电结构43与该区域所对应引脚32的导电结构44相互电镀延伸并电性连接，从而使第一芯片33的特定区域与其对应的引脚32实现电性连接。
如图5并结合图3所示，第二芯片34底部漏极通过焊接电性连接引线框架31的第一载片台311上。位于第二芯片34顶部的栅极或源极区域，则在第一层压层37蚀刻钻孔，形成由第二芯片34表面至第一层压层37外表面的过孔，同时在对应引脚32处，第一层压层也蚀刻钻孔形成由引脚32表面至第一层压层37外表面的过孔。各个过孔中电镀金属，形成导电结构。在第一层压层37外表面，第二芯片34栅极或源极区域上所连接的导电结构与该区域所对应引脚的导电结构相互电镀延伸51并电性连接，从而使第二芯片34的特定区域与其对应的引脚32实现电性连接。
同时，第一芯片33还与第二芯片34通过上述导电结构电性连接。
优选的，第一层压层37所钻的过孔设为锥形，连接芯片或引脚表面一端的口径小于第一层压层外表面一端的口径。
如图4并结合图5所示，第三芯片35设置于引线框架31的第二载片台312上，第三芯片35为MOSFET功率倒装芯片（flipchip），其底部设有规定密度的焊球点阵，第三芯片35通过该些焊球与引线框架31电性连接，其中，第三芯片35底部栅极和源极分别设有焊球，通过焊球电性连接引线框架。
在引线框架31对应连接第三芯片33栅极处设有栅极引脚45（图中所示凹槽），第三芯片33栅极处的焊球设置在该栅极引脚45中，保证焊球不会在第二载片台312平面上随意滚动。
在第一层压层37上还设有第二层压层38，该第二层压层38包覆在所有导电结构及其延伸部分，以及第一层压层37的外表面上。该第二层压层38的结构尺寸与第一层压层37的结构尺寸相同，第二层压层38的厚度比第一层压层37的厚度小。第二层压层38同样采用PP层制成，第二层压层38密闭封装第一层压层37外表面和导电结构，完成完整的封装结构。
如图6至图12所示，本发明还公开上述新型嵌入式封装的封装方法，图6、图7为封装过程中图3中A-A面的剖面图，图8-图12为封装过程中图3中B-B面的剖面图。
该封装方法包含以下步骤：
首先预制引线框架31，在引线框架31中包含有分隔设置的第一载片台311与第二载片台312，在第一载片台311与第二载片台312四周围绕设置有引脚32，其中部分引脚32电性连接第一载片台311或第二载片台312，部分与第一载片台311或第二载片台312分隔设置。引线框架31上预填塑封料313，引线框架上的该塑封材料，填充引线框架31镂空结构，使引线框架31形成一平面无镂空整体。塑封材料313的厚度与第一载片台311和第二载片台312的厚度相同。
如图6所示，第二芯片34底部漏极通过焊接电性连接引线框架31的第一载片台311上；第三芯片35通过其底面的焊球点阵焊接在引线框架31的第二载片台312上。第二芯片34和第三芯片35为功率芯片。
如图7所示，在第二芯片34与第三芯片35上设置金属片36，金属片36分别与第二芯片34的漏极和第三芯片35的的源极电性连接，金属片36一端还与对应引脚32’键合。实现第二芯片34与第三芯片35之间电性连接，以及第二芯片34、第三芯片35与引脚32’的电性连接。
如图8所示，将第一芯片33通过环氧粘结在引线框架31的第一载片台311上。第一芯片33为逻辑芯片。
如图9所示，在设置完成的第一芯片33、第二芯片34、第三芯片35、引线框架31以及引脚32上铺设第一层压层37。该第一层压层37将上述第一芯片33、第二芯片34、第三芯片35、以及引脚32密闭封装，第一层压层37的长宽尺寸结构与引线框架31的长宽尺寸相同，并完全覆盖引线框架31的上表面。该第一层压层37为PP层,如BT树脂。
在完成第一层压层37封装后，在第一层压层37上电镀一层导电层91。
或者该第一层压层37即采用预设铜箔的PP板，其中铜箔可根据需要进行蚀刻后即作为上述导电层。
如图10所示，对应第一芯片33、第二芯片34需连接引脚的区域及各自所对应的引脚32处，第一层压层37分别钻过孔。
如图11所示，在各个过孔中电镀金属形成导电结构，该导电结构由芯片或引脚表面延伸至第一层压层37表面。优选的，用于形成导电结构的电镀金属为铜。
在过孔中形成导电结构后，对导电层91进行蚀刻，以形成第一芯片33、第二芯片34及其对应引脚32的导电结构之间的电性连接线路111。实现各个芯片需连接引脚的区域上的导电结构与该些区域分别对应的引脚上的导电结构电性连接。
如图12所示，导电结构之间完成电性连接后，在第一层压层37上铺设第二层压层38，该第二层压层38包覆导电结构及其电性连接线路。同时，该第二层压层38的结构尺寸与第一层压层37的结构尺寸相同，第二层压层38的厚度比第一层压层37的厚度小。该第二层压层38同样为PP层。
铺设第二层压层38后，即完成了完整的封装流程。
实施例2：
配合参见俯视图（图3）、A-A向的剖面图（图13）和B-B向的剖面图（图14）所示，本实施例2公开一种新型嵌入式封装的另一种实施例。其包含一个预填塑封料的引线框架（pre-moldleadframe，pre-moldLDF）31，引线框架31采用铜片制成，表面可经过镀镍，镀银或镀金加工，该引线框架31上在同一平面设置有厚度相同的第一载片台311和第二载片台312。在第一载片台311和第二载片台312周围围绕有若干引脚32，其中部分引脚与第一载片台311或第二载片台312分隔且无电性连接，部分引脚分别与第一载片台311或第二载片台312连接在一起。引线框架上的塑封材料，填充引线框架镂空结构，使引线框架形成一个平面无镂空整体。
在第一载片台311上分隔设置有第一芯片33和第二芯片34，第二载片台312上设置有第三芯片35。第一芯片33为逻辑芯片（logicICchip），第二芯片34为MOSFET功率芯片，第三芯片35为MOSFET功率倒装芯片（flipchip）。如图可见第一芯片33和第二芯片34之间电路连接，另第一芯片33和第二芯片34还分别与各自对应的若干引脚32电路连接。
在第二芯片34与第三芯片35上设置有金属片（clip）36，该金属片36分别与第二芯片34与第三芯片35的顶面相接触并电性连接，金属片36没有全覆盖第二芯片34与第三芯片35的顶面，仅覆盖第二芯片34与第三芯片35顶面需要连接引脚的部分，例如金属片36电性连接第二芯片34顶面的漏极，第三芯片35顶面的源极。金属片36另一端则与一个引脚32’键合，实现第二芯片34与第三芯片35顶面与引脚32的电路连接。优选的，金属片36采用铜片，镍片或其他具导电性质的金属片。
如图13并结合图14所示，在上述第一芯片33、第二芯片34、第三芯片35、引线框架31、金属片36和引脚32上包覆有第一层压层37，该第一层压层37采用PP层，其填充第一芯片33、第二芯片34、第三芯片35、引线框架31、金属片36和引脚32之间间隔的空隙，并将第一芯片33、第二芯片34、第三芯片35、引线框架31、金属片36和引脚32密闭封装，该第一层压层37的结构尺寸与引线框架31和引脚32所围成的尺寸和结构相齐平。
如图13并结合图3所示，第一芯片33通过环氧粘结（epoxybonding）在引线框架31的第一载片台311上。在第一芯片33顶面上对应连接引脚32的区域处蚀刻钻孔，形成由第一芯片33表面至第一层压层37外表面的过孔41，同时在对应引脚32处，第一层压层也蚀刻钻孔形成由引脚32表面至第一层压层37外表面的过孔42。在过孔41、42中分别电镀金属，分别形成导电结构43、44，该电镀的金属可以采用铜。在第一层压层37外表面，第一芯片33某区域上所连接的导电结构43与该区域所对应引脚32的导电结构44相互电镀延伸并电性连接，从而使第一芯片33的特定区域与其对应的引脚32实现电性连接。
如图14并结合图3所示，第二芯片34底部漏极通过焊接电性连接引线框架31的第一载片台311上。位于第二芯片34顶部的栅极或源极区域，则在第一层压层37蚀刻钻孔，形成由第二芯片34表面至第一层压层37外表面的过孔，同时在对应引脚32处，第一层压层也蚀刻钻孔形成由引脚32表面至第一层压层37外表面的过孔。各个过孔中电镀金属，形成导电结构。在第一层压层37外表面，第二芯片34栅极或源极区域上所连接的导电结构与该区域所对应引脚的导电结构相互电镀延伸并电性连接，从而使第二芯片34的特定区域与其对应的引脚32实现电性连接。
同时，第一芯片33还与第二芯片34通过上述导电结构电性连接。
优选的，第一层压层37所钻的过孔设为锥形，连接芯片或引脚表面一端的口径小于第一层压层外表面一端的口径。
如图13并结合图14所示，第三芯片35设置于引线框架31的第二载片台312上，第三芯片35为MOSFET功率倒装芯片（flipchip），通过焊接与引线框架31电性连接。
在引线框架31对应连接第三芯片33栅极处设有栅极引脚45，第三芯片33栅极处的焊锡设置在该栅极引脚45中，保证焊锡不会在第二载片台312平面上随意滚动。
如图13与14所示，在第一层压层37外表面上还设置有散热层131，该散热层131的形状结构与金属片36和/或芯片相对应，用于导出金属片36和/或芯片的热量，提高封装的热性能。该散热层131为散热金属箔，散热金属箔采用具良好导热特性的金属制成，具良好导热特性的金属可以采用铜或铝。
在第一层压层37上还设有第二层压层38，该第二层压层38包覆在所有导电结构及其延伸部分，以及第一层压层37的外表面和散热层131上。该第二层压层38的结构尺寸与第一层压层37的结构尺寸相同，第二层压层38的厚度比第一层压层37的厚度小。第二层压层38同样采用PP层制成，第二层压层38密闭封装第一层压层37外表面、导电结构和散热层131，完成完整的封装结构。
本实施例2的封装方法与上述实施例1的封装方法基本相同，在此不作赘述。
实施例3：
配合参见俯视图（图3）、A-A向的剖面图（图15）和B-B向的剖面图（图16）所示，本实施例3公开一种新型嵌入式封装的另一种实施例。其包含一个预填塑封料的引线框架（pre-moldleadframe，pre-moldLDF）31，引线框架31采用铜片制成，表面可经过镀镍，镀银或镀金加工，该引线框架31上在同一平面设置有厚度相同的第一载片台311和第二载片台312。在第一载片台311和第二载片台312周围围绕有若干引脚32，其中部分引脚与第一载片台311或第二载片台312分隔且无电性连接，部分引脚分别与第一载片台311或第二载片台312连接在一起。引线框架上的塑封材料，填充引线框架镂空结构，使引线框架形成一个平面无镂空整体。
在第一载片台311上分隔设置有第一芯片33和第二芯片34，第二载片台312上设置有第三芯片35。第一芯片33为逻辑芯片（logicICchip），第二芯片34为MOSFET功率芯片，第三芯片35为MOSFET功率倒装芯片（flipchip）。如图可见第一芯片33和第二芯片34之间电路连接，另第一芯片33和第二芯片34还分别与各自对应的若干引脚32电路连接。
在第二芯片34与第三芯片35上设置有金属片（clip）36，该金属片36分别与第二芯片34与第三芯片35的顶面相接触并电性连接，金属片36没有全覆盖第二芯片34与第三芯片35的顶面，仅覆盖第二芯片34与第三芯片35顶面需要连接引脚的部分，例如金属片36电性连接第二芯片34顶面的漏极，第三芯片35顶面的源极。金属片36另一端则与一个引脚32’键合，实现第二芯片34与第三芯片35顶面与引脚32的电路连接。优选的，金属片36采用铜片，镍片或其他具导电性质的金属片。
如图15并结合图16所示，在上述第一芯片33、第二芯片34、第三芯片35、引线框架31、金属片36和引脚32上包覆有第一层压层37，该第一层压层37采用PP层，其填充第一芯片33、第二芯片34、第三芯片35、引线框架31、金属片36和引脚32之间间隔的空隙，并将第一芯片33、第二芯片34、第三芯片35、引线框架31、金属片36和引脚32密闭封装，该第一层压层37的结构尺寸与引线框架31和引脚32所围成的尺寸和结构相齐平。
如图15并结合图3所示，第一芯片33通过环氧粘结（epoxybonding）在引线框架31的第一载片台311上。在第一芯片33顶面上对应连接引脚32的区域处蚀刻钻孔，形成由第一芯片33表面至第一层压层37外表面的过孔41，同时在对应引脚32处，第一层压层也蚀刻钻孔形成由引脚32表面至第一层压层37外表面的过孔42。在过孔41、42中分别电镀金属，分别形成导电结构43、44，该电镀的金属可以采用铜。在第一层压层37外表面，第一芯片33某区域上所连接的导电结构43与该区域所对应引脚32的导电结构44相互电镀延伸并电性连接，从而使第一芯片33的特定区域与其对应的引脚32实现电性连接。
如图16并结合图3所示，第二芯片34底部漏极通过焊接电性连接引线框架31的第一载片台311上。位于第二芯片34顶部的栅极或源极区域，则在第一层压层37蚀刻钻孔，形成由第二芯片34表面至第一层压层37外表面的过孔，同时在对应引脚32处，第一层压层也蚀刻钻孔形成由引脚32表面至第一层压层37外表面的过孔。各个过孔中电镀金属，形成导电结构。在第一层压层37外表面，第二芯片34栅极或源极区域上所连接的导电结构与该区域所对应引脚的导电结构相互电镀延伸并电性连接，从而使第二芯片34的特定区域与其对应的引脚32实现电性连接。
同时，第一芯片33还与第二芯片34通过上述导电结构电性连接。
优选的，第一层压层37所钻的过孔设为锥形，连接芯片或引脚表面一端的口径小于第一层压层外表面一端的口径。
如图15并结合图16所示，第三芯片35设置于引线框架31的第二载片台312上，第三芯片35为MOSFET功率倒装芯片（flipchip），其底部设有规定密度的焊球点阵，第三芯片35通过该些焊球与引线框架31电性连接，其中，第三芯片35底部栅极和源极分别设有焊球，通过焊球电性连接引线框架
在引线框架31对应连接第三芯片33栅极处设有栅极引脚45（图中所示凹槽），第三芯片33栅极处的焊球设置在该栅极引脚45中，保证焊球不会在第二载片台312平面上随意滚动。
如图15与16所示，在第一层压层37外表面上还设置有散热层151，该散热层151的形状结构与金属片36和/或芯片相对应，用于导出金属片36和/或芯片的热量，提高封装的热性能。该散热层151为散热金属箔，散热金属箔采用具良好导热特性的金属制成，此处具良好导热特性的金属可以采用铜或铝。
在第一层压层37上还设有第二层压层38，该第二层压层38包覆在所有导电结构及其延伸部分，以及第一层压层37的外表面和散热层151上。该第二层压层38的结构尺寸与第一层压层37的结构尺寸相同，第二层压层38的厚度比第一层压层37的厚度小。第二层压层38同样采用PP层制成，第二层压层38密闭封装第一层压层37外表面、导电结构和散热层151，完成完整的封装结构。
本实施例3的封装方法与上述实施例1、2的封装方法基本相同，在此不作赘述。
实施例4：
配合参见俯视图（图17）和A-A向的剖面图（图18）所示，本实施例4公开一种三维堆叠功率和逻辑芯片的系统级封装（3Dstackpowerandlogicchip、SIP）。其包含一个预填塑封料的引线框架（pre-moldleadframe，pre-moldLDF）31，引线框架31采用铜片制成，表面可经过镀镍，镀银或镀金加工，该引线框架31上在同一平面设置有厚度相同的第一载片台311和第二载片台312。在第一载片台311和第二载片台312周围围绕有若干引脚32，其中部分引脚与第一载片台311或第二载片台312分隔且无电性连接，部分引脚分别与第一载片台311或第二载片台312连接在一起。引线框架上的塑封材料，填充引线框架镂空结构，使引线框架形成一个平面无镂空整体。
在第一载片台311上设置有第一功率芯片（powerchip）171，第二载片台312上设置有第二功率芯片172，其中第二功率芯片172为倒装芯片（flipchip）。第一功率芯片171和第二功率芯片172可以是MOSFET。
在第一功率芯片171与第二功率芯片172上设置有金属片（clip）36，该金属片36分别与第一功率芯片171与第二功率芯片172的顶面相接触并电性连接，金属片36没有全覆盖第一功率芯片171与第二功率芯片172的顶面，仅覆盖第一功率芯片171与第二功率芯片172顶面需要连接引脚的部分，例如金属片36电性连接第一功率芯片171顶面的漏极，第二功率芯片172顶面的源极。金属片36另一端则与一个引脚32’键合，实现第一功率芯片171与第二功率芯片172顶面与引脚32的电路连接。优选的，金属片36采用铜片，镍片或其他具导电性质的金属片。
如图18所示，在上述第一功率芯片171、第二功率芯片172、引线框架31、金属片36和引脚32上包覆有第一层压层37，该第一层压层37采用PP层，其填充第一功率芯片171、第二功率芯片172、引线框架31、金属片36和引脚32之间间隔的空隙，并将第一功率芯片171、第二功率芯片172、引线框架31、金属片36和引脚32密闭封装，该第一层压层37的结构尺寸与引线框架31和引脚32所围成的尺寸和结构相齐平。
如图17、18所示，在第一层压层37上设置有无源器件（passivedevice）174和逻辑芯片173，并在无源器件174、第一层压层37和逻辑芯片173上铺设中间层压层175，该中间层压层175将无源器件174和逻辑芯片173包覆起来，并且其结构尺寸与第一层压层37的结构尺寸相同，厚度略小于第一层压层37。该中间层压层175采用PP层。其中第一层压层37上对应无源器件174和逻辑芯片173所设置的位置铺设有铜箔基岛176，逻辑芯片173和无源器件174通过焊锡焊接在铜箔基岛上，并通过铜箔走线实现与其余功能器件的互连。
位于逻辑芯片173所设处，在中间层压层175蚀刻钻孔，形成由逻辑芯片173表面至中间层压层175外表面的过孔，同时在对应引脚32处，第一层压层和逻辑芯片173也蚀刻钻孔形成由引脚32表面至逻辑芯片173外表面的过孔。各个过孔中电镀金属，形成导电结构，该金属可采用铜。在第一层压层37外表面，逻辑芯片173所连接的导电结构与逻辑芯片173所对应各个引脚的导电结构相互电镀延伸并电性连接，从而使逻辑芯片173与其对应的引脚32实现电性连接。
同时，逻辑芯片173还与金属片36通过上述导电结构电性连接。
优选的，第一层压层37和中间层压层175所钻的过孔设为锥形，连接芯片或引脚表面一端的口径小于第一层压层37或中间层压层175外表面一端的口径。
如图18所示，第二功率芯片172置于引线框架31的第二载片台312上，第二功率芯片172为MOSFET功率倒装芯片（flipchip），其底部设有规定密度的焊球点阵，第二功率芯片172通过该些焊球与引线框架31电性连接，其中，第二功率芯片172底部栅极和源极分别设有焊球，通过焊球电性连接引线框架。
优选的，在中间层压层175外表面上还设置有散热层181，该散热层181的形状结构与金属片36、逻辑芯片173和无源器件174相对应，用于散热，提高封装的热性能。该散热层181为散热金属箔，散热金属箔采用具良好导热特性的金属制成，此处具良好导热特性的金属可以采用铜或铝。
在中间层压层175上还设有第二层压层38，该第二层压层38包覆在所有导电结构及其延伸部分，以及中间层压层175的外表面和散热层181上。该第二层压层38的结构尺寸与第一层压层37、中间层压层175的结构尺寸相同，第二层压层38的厚度比第一层压层37的厚度小。第二层压层38同样采用PP层制成，上述第二层压层38密闭封装中间层压层175外表面、导电结构和散热层151后，即完成完整的封装结构。
本实施例4的封装流程如下：
首先预制引线框架31，在引线框架31中包含有分隔设置的第一载片台311与第二载片台312，在第一载片台311与第二载片台312四周围绕设置有引脚32，其中部分引脚32电性连接第一载片台311或第二载片台312，部分与第一载片台311或第二载片台312分隔设置。引线框架31上预填塑封料，引线框架上的该塑封材料，填充引线框架31镂空结构，使引线框架31形成一个平面无镂空整体。
第一功率芯片171底部漏极通过焊接电性连接引线框架31的第一载片台311上；第二功率芯片172通过其底面的焊球点阵焊接在引线框架31的第二载片台312上。
在第一功率芯片171与第二功率芯片172上设置金属片36，金属片36分别与第一功率芯片171的漏极和第二功率芯片172的的源极电性连接，金属片36一端还与对应引脚32’键合。实现第一功率芯片171第二功率芯片172之间电性连接，以及第一功率芯片171、第二功率芯片172与引脚32’的电性连接。
在设置完成的第一功率芯片171、第二功率芯片172、引线框架31以及引脚32上铺设第一层压层37。该第一层压层37将上述第一功率芯片171、第二功率芯片172、以及引脚32密闭封装，第一层压层37的长宽尺寸结构与引线框架31的长宽尺寸相同，并完全覆盖引线框架31的上表面。该第一层压层37为PP层。
在完成第一层压层37封装后，在第一层压层37上电镀一层导电层。
或者该第一层压层37即采用预设铜箔的PP板，其中铜箔即作为上述导电层。
对应第一功率芯片171、第二功率芯片172需连接引脚的区域及各自所对应的引脚32处，第一层压层37分别钻过孔。
在各个过孔中电镀金属形成导电结构，该导电结构由芯片或引脚表面延伸至第一层压层37表面。优选的，用于形成导电结构的电镀金属为铜。
在过孔中形成导电结构后，对导电层或铜箔进行蚀刻，以形成第一功率芯片171、第二功率芯片172及其对应引脚32的导电结构之间的电性连接线路111以及铜箔基岛176。实现各个芯片需连接引脚的区域上的导电结构与该些区域分别对应的引脚上的导电结构电性连接。同时为设置铜箔基岛176用于设置无源器件174。
在铜箔基岛176上通过焊锡焊接逻辑芯片173和无源器件174。
导电结构之间完成电性连接后，在第一层压层37上铺设中间层压层175，该中间层压层175包覆导电结构及其电性连接线路，以及逻辑芯片173和无源器件174。同时，该中间层压层175的结构尺寸与第一层压层37的结构尺寸相同，中间层压层175的厚度比第一层压层37的厚度小。该中间层压层175同样为预设铜箔的PP层。
对应逻辑芯片173、无源器件174、第一功率芯片171、第二功率芯片172需连接引脚或相互连接的区域及各自所对应的引脚32处，中间层压层175分别钻过孔。
在过孔中形成导电结构后，对导电层或铜箔进行蚀刻，在中间层压层175上以形成第一功率芯片171、第二功率芯片172及其对应引脚32的导电结构之间的电性连接线路111。实现各个芯片需连接引脚的区域上的导电结构与该些区域分别对应的引脚上的导电结构电性连接。
完成上述中间层压层175上各个器件之间的电性连接后，在中间层压层175上再铺设第二层压层38，包覆导电结构及其电性连接线路。
铺设第二层压层38后，即完成了完整的封装流程。
由本实施例的流程和封装结构可见，根据具体需要，封装可以添加或减少相应压层板，通过层压层（lamination）可以实现封装的三维（3D）堆叠层压工艺，在大小允许的情况下，需要多少封装分层，即可设置相应层压层以对分布在不同层中的器件实现封装，同时，通过本发明设置导电结构的特征，可以实现在不影响结构设置的前提下，将处于不同层的器件电性连接，实现系统级封装。
尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。

Claims (24)

1.一种新型嵌入式封装，其特征在于，包含：
预填塑封料的引线框架，及设置其上的若干芯片；
若干引脚，围绕所述引线框架分布设置；
引线框架上的塑封材料，填充引线框架镂空结构，使引线框架形成一平面无镂空整体；
金属片，设置在若干芯片中的部分芯片上，该些芯片通过金属片电性连接；金属片一端电性连接至引脚；
第一层压层，其包覆在所述芯片、引线框架、金属片和引脚上；
对应所述引脚、以及各个芯片中用于连接各个引脚的区域处，第一层压层设有由芯片或引脚的表面至第一层压层外表面的过孔；
各个过孔中电镀填充金属，形成导电结构；
各个芯片需连接引脚的区域上的导电结构与该些区域分别对应的引脚上的导电结构电性连接；或者，各芯片与其他芯片之间通过对应导电结构电性连接。
2.如权利要求1所述的新型嵌入式封装，其特征在于，若干所述芯片包含有第一芯片、第二芯片和第三芯片。
3.如权利要求2所述的新型嵌入式封装，其特征在于，所述第一芯片为逻辑芯片。
4.如权利要求3所述的新型嵌入式封装，其特征在于，所述第一芯片通过环氧粘结在引线框架上，顶部通过若干导电结构分别连接至对应引脚。
5.如权利要求2所述的新型嵌入式封装，其特征在于，所述第二芯片为MOSFET功率芯片。
6.如权利要求5所述的新型嵌入式封装，其特征在于，所述第二芯片的底部漏极电性连接引线框架，顶部栅极和顶部源极通过导电结构分别连接至对应引脚。
7.如权利要求2所述的新型嵌入式封装，其特征在于，所述第三芯片为MOSFET功率倒装芯片。
8.如权利要求7所述的新型嵌入式封装，其特征在于，所述第三芯片底部栅极和源极分别设有焊球，通过焊球电性连接引线框架。
9.如权利要求8所述的新型嵌入式封装，其特征在于，所述引线框架对应连接第三芯片栅极处设有栅极引脚，第三芯片栅极处的焊球连接在该栅极引脚上。
10.如权利要求2至9中任意一项权利要求所述的新型嵌入式封装，其特征在于，所述引线框架包含有分离设置的第一载片台和第二载片台，第一芯片与第二芯片设置在第一载片台上；第三芯片设置在第二载片台上。
11.如权利要求2至9中任意一项权利要求所述的新型嵌入式封装，其特征在于，所述金属片设在所述第二芯片的漏极和第三芯片的源极上，第二芯片的漏极和第三芯片的源极通过金属片电性连接。
12.如权利要求11所述的新型嵌入式封装，其特征在于，所述金属片为铜片或镍片。
13.如权利要求1所述的新型嵌入式封装，其特征在于，所述第一层压层为PP层。
14.如权利要求1或13所述的新型嵌入式封装，其特征在于，所述第一层压层上还设有第二层压层，该第二层压层包覆在所述导电结构及其延伸部分上。
15.如权利要求14所述的新型嵌入式封装，其特征在于，所述第二层压层为PP层。
16.如权利要求1所述的新型嵌入式封装，其特征在于，所述过孔设为锥形，连接芯片或引脚表面一端的口径小于第一层压层外表面一端的口径。
17.如权利要求1所述的新型嵌入式封装，其特征在于，所述第一层压层表面上还铺设有散热金属箔，该散热金属箔所设的位置与金属片和/或芯片相对应。
18.如权利要求15所述的新型嵌入式封装，其特征在于，所述第一层压层与第二层压层之间还堆叠设有若干层中间层压层。
19.如权利要求18所述的新型嵌入式封装，其特征在于，所述中间层压层设有电子器件。
20.一种新型嵌入式封装的封装方法，其特征在于，该方法包含以下步骤：
芯片贴片设置在预填塑封料的引线框架上，并在设置完成的芯片、引线框架和引脚上铺设第一层压层；
对应芯片需连接引脚的区域及所对应的引脚处，第一层压层分别钻过孔，并在各个过孔中电镀形成导电结构，该导电结构由芯片或引脚表面延伸至第一层压层表面；
各个芯片需连接引脚的区域上的导电结构与该些区域分别对应的引脚上的导电结构电性连接；或者，各芯片与其他芯片之间通过对应导电结构电性连接的线路。
21.如权利要求20所述的封装方法，其特征在于，第一层压层钻过孔前，在第一层压层预先层压一层导电层；
在过孔中形成所述导电结构后，对导电层进行蚀刻，以形成芯片及其对应引脚或其他芯片的导电结构之间的电性连接线路。
22.如权利要求20所述的封装方法，其特征在于，铺设第一层压层时，该第一层压层上单面具有金属箔；在过孔中形成所述导电结构后，对金属箔进行蚀刻，以形成芯片及其对应引脚或其他芯片的导电结构之间的电性连接线路。
23.如权利要求20或21或22所述的封装方法，其特征在于，导电结构之间完成电性连接后，在第一层压层上铺设第二层压层，该第二层压层包覆导电结构及其电性连接。
24.如权利要求20所述的封装方法，其特征在于，在铺设第一层压层前，在若干功率芯片上设置金属片，以实现各功率芯片之间电性连接，金属片还电性连接至相应引脚。
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