CN105243342A - 一种基于一次可编程查找表的标准单元逻辑电路 - Google Patents

一种基于一次可编程查找表的标准单元逻辑电路 Download PDF

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Abstract

本发明实施例公开了一种基于一次可编程查找表的标准单元逻辑电路，包括：基于反熔丝的存储单元阵列、状态放大和编程控制逻辑电路；其中，若所述标准单元逻辑电路有2n个输入的字线使能信号WL，有m个输入的位线使能信号BLS，则所述存储单元阵列为2n行m列的存储单元阵列，所述状态放大和编程控制逻辑电路为m个，且每个状态放大和编程控制逻辑电路与所述每个状态放大和编程控制逻辑电路相对应的一列存储单元均相连。本实施例中的存储单元阵列为基于反熔丝的存储单元阵列，反熔丝电路在编程之后不具有可逆性，且只能编程一次，能保障芯片的核心逻辑不受木马电路的干扰或破坏，保证核心私密数据的安全存储，不被后门电路窃取。

Description

一种基于一次可编程查找表的标准单元逻辑电路
技术领域
本发明涉及集成电路设计领域，更具体地说，涉及一种基于一次可编程查找表的标准单元逻辑电路。
背景技术
基于标准单元的半定制设计流程是当前ASIC(ApplicationSpecificIntegratedCircuit：专用芯片)的主流设计技术。在该设计流程中，芯片设计者采用硬件描述语言设计芯片，即对芯片功能进行建模，然后运用自动化设计软件将设计代码综合成标准单元电路，进而通过物理后端设计将标准单元电路转换成对应制程工艺下可制造的GDS版图，最后由代工厂生产芯片。虽然目前基于CMOS标准单元的ASIC芯片设计技术得到最广泛应用，但是也存在以下安全性相关的问题。一是对于一颗已有的基于CMOS标准单元的ASIC芯片而言，很难通过开销小的无损检测技术确认芯片的逻辑电路确实与初始设计完全一致，即无法确认硅后ASIC芯片是否存在非预期的逻辑电路，比如后门或木马。二是芯片设计者或者IP(IntellectualProperpty：指某一方提供的、形式为逻辑单元、芯片设计的可重用模块)核设计者无法从技术上彻底保护知识产品，比如仿造者通过反向工程可以还原ASIC芯片的逻辑电路，IP核提供者也无法控制IP核的非授权使用，即无法控制IP核使用者制造出超过限定数量的芯片。
因此，如何保障芯片的核心逻辑不受木马电路的干扰或破坏，保证核心私密数据的安全存储而不被后门电路窃取是现在需要解决的问题。
发明内容
本发明的目的在于提供一种基于一次可编程查找表的标准单元逻辑电路，以保障芯片的核心逻辑不受木马电路的干扰或破坏，保证核心私密数据的安全存储而不被后门电路窃取。
为实现上述目的，本发明实施例提供了如下技术方案：
一种基于一次可编程查找表的标准单元逻辑电路，包括：
基于反熔丝的存储单元阵列、状态放大和编程控制逻辑电路；
其中，若所述标准单元逻辑电路有2n个输入的字线使能信号WL，有m个输入的位线使能信号BLS，则所述存储单元阵列为2n行m列的存储单元阵列，所述状态放大和编程控制逻辑电路为m个，且每个状态放大和编程控制逻辑电路与所述每个状态放大和编程控制逻辑电路相对应的一列存储单元均相连。
优选的，若连接存储单元的字线使能信号WL和位线使能信号BLS均为高电平，则对所述存储单元进行编程。
优选的，若连接所述存储单元的字线使能信号WL和位线使能信号BLS均为高电平，且所述存储单元被成功编程，则所述标准单元的输出DO为低电平；
若连接所述存储单元的字线使能信号WL和位线使能信号BLS均为高电平，且所述存储单元没有被成功编程，则所述标准单元的输出DO为高电平。
优选的，存储单元包括：
大电阻，AF晶体管，BF晶体管，AT晶体管；其中，所述AF晶体管、所述BF晶体管和所述AT晶体管均为NMOS晶体管；
所述大电阻的第一端与电源VP相连，另一端与所述AF晶体管的栅极相连；
所述AF晶体管的源极与所述AF晶体管的漏极共同与所述BF晶体管的源极相连；
所述BF晶体管的栅极与电源VDD相连，所述BF晶体管的漏极与所述AT晶体管的源极相连；
所述AT晶体管的栅极与字线使能信号WL相连，所述AT晶体管的漏极与所述状态放大和编程控制逻辑电路相连。
优选的，当芯片处于编程状态时，所述电源VP的电压值高于AF晶体管的正常工作电压；当芯片处于非编程状态时，所述电源VP的电压值为AF晶体管的正常工作电压。
优选的，所述大电阻的阻值为3千欧姆。
优选的，所述状态放大和编程控制逻辑电路，包括：
P晶体管，N1晶体管，N2晶体管，N3晶体管，N4晶体管，反相器INVP，三态输出反相器INVBL；其中所述P晶体管为PMOS晶体管，所述N1晶体管、所述N2晶体管、所述N3晶体管和所述N4晶体管，均为NMOS晶体管；
所述P晶体管的源极与电源VDD相连，所述P晶体管的栅极与偏置电压VBIAS相连，所述P晶体管的漏极与所述N1晶体管的源极相连；
所述N1晶体管的栅极与所述N2晶体管的栅极均与所述存储单元相连，所述N1晶体管的漏极与所述N2晶体管的漏极均与所述N3晶体管的源极相连；
所述N3晶体管的栅极与所述反相器INVP的输出端相连，所述N3晶体管的漏极与所述N4晶体管的源极相连；
所述N4晶体管的漏极与接地端相连，所述N4晶体管的栅极与位线使能信号BLS相连；
所述反相器INVP的输入信号为编程使能信号PGM；
所述三态输出反相器INVBL的输入信号为位线使能信号BLS，所述三态输出反相器INVBL的输出信号BL与所述存储单元相连，所述三态输出反相器INVBL的三态控制使能信号为所述编程使能信号PGM。
优选的，所述偏置电压VBIAS的电压值低于所述电源VDD的电压值，高于所述P晶体管的阈值电压值。
通过以上方案可知，本发明实施例提供的一种基于一次可编程查找表的标准单元逻辑电路，包括：基于反熔丝的存储单元阵列、状态放大和编程控制逻辑电路；其中，若所述标准单元逻辑电路有2n个输入的字线使能信号WL，有m个输入的位线使能信号BLS，则所述存储单元阵列为2n行m列的存储单元阵列，所述状态放大和编程控制逻辑电路为m个，且每个状态放大和编程控制逻辑电路与所述每个状态放大和编程控制逻辑电路相对应的一列存储单元均相连。
本实施例中的存储单元阵列为基于反熔丝的存储单元阵列，反熔丝电路在编程之后不具有可逆性，且只能编程一次，即使运用反向工程也无法破解反熔丝电路在编程之后的状态，因此基于反熔丝一次可编程查找表的标准单元逻辑电路所构建的芯片具有非常高的安全特性。并且基于这种方法所制造的芯片，可以在硅后对芯片中的标准单元进行编程，能从根本上保护知识产权，并且如果没有IP提供者的硅后编程，IP用户无法获得完整功能，也无法破解功能，更不能制造出超过授权数量的芯片。由于在芯片制造出来之前，除芯片设计者之外其他个人或实体不掌握芯片的完整功能，因此很难在芯片制造过程中注入针对性的木马后门电路使芯片的安全控制逻辑失效，或者泄漏芯片内部状态信息，保护了芯片的安全。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例公开的一种基于一次可编程查找表的标准单元逻辑电路示意图；
图2为本发明实施例公开的存储单元结构示意图；
图3为本发明实施例公开的状态放大和编程控制逻辑电路示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例公开了一种基于一次可编程查找表的标准单元逻辑电路，以保障芯片的核心逻辑不受木马电路的干扰或破坏，保证核心私密数据的安全存储而不被后门电路窃取。
本发明实施例提供的一种基于一次可编程查找表的标准单元逻辑电路，包括：
基于反熔丝的存储单元阵列、状态放大和编程控制逻辑电路；
其中，若所述标准单元逻辑电路有2n个输入的字线使能信号WL，有m个输入的位线使能信号BLS，则所述存储单元阵列为2n行m列的存储单元阵列，所述状态放大和编程控制逻辑电路为m个，且每个状态放大和编程控制逻辑电路与所述每个状态放大和编程控制逻辑电路相对应的一列存储单元均相连。
具体的，本实施例中提供的基于反熔丝的一次性可编程单元包括2个组成部分：基于反熔丝的存储单元、状态放大和编程控制逻辑。
参见图1，本实施例提供的基于一次性可编程查找表的标准单元逻辑电路包括：2n行m列的反熔丝可编程单元阵列、m个共享的反熔丝可编程单元状态放大和编程控制逻辑电路。其中，还包括2n选1的行地址译码器，n为查找表的n个输入信号，分别记为In-1,…,I1,I0；有2n个反熔丝可编程单元，每个可编程单元有一个对应的字线使能信号，分别记为n个输入信号的组合共有2n种不同组合状态，2n选1的行地址译码器的功能是根据n个输入信号的值译码出一个高电平字线使能信号WLx，其中x＝In-12n-1+…+2I1+I0，除WLx之外的(2n-1)字线使能信号均为低电平。
2n行m列的反熔丝可编程单元阵列用于存储查找表，也就是标准单元逻辑的真值表。2n行m列反熔丝可编程单元分别记为:
AFC 2 n - 1 , m - 1 , . . . , AFC 1 , m - 1 , AFC 0 , m - 1 , . . . , AFC 2 n - 1,1 , . . . , AFC1,0,AFC0,0,…,…,AFC2n-1,0,…,AFC1,0,AFC0,0。这2n行m列反熔丝可编程单元的字线使能信号分别为同一行的反熔丝可编程单元共用一个字线使能信号。当WLi为高电平时，标准单元输出AFCi,m-1,…,AFCi,1,AFCi,0的值，其中0≤i<2n。根据标准单元的逻辑功能即真值表，可以对2n行m列反熔丝可编程单元进行编程，如果真值表中第i行第j列的值为0，则对第i行第j列的反熔丝单元进行编程，否则不进行编程，其中0≤i<2n，0≤j<m。
优选的，若连接存储单元的字线使能信号WL和位线使能信号BLS均为高电平，则对所述存储单元进行编程。
同一列的2n个反熔丝可编程单元可共用一个状态放大和编程控制逻辑电路，则m输出的标准单元具有m个状态放大和编程控制逻辑电路。同一列反熔丝可编程单元的所有AT-D即BL均串联至对应状态放大和编程控制逻辑电路的输入端，与三态反相器INVBL的输出相连。在编程模式下，m列的状态放大和编程控制逻辑电路的位线使能信号BLS只能有一个为高电平，其它均为低电平，这m个位线使能信号分别记为BLSm-1,...,BLS1,BLS0，m个状态放大和编程控制逻辑的输出分别为DO0,DO1,…,DOm-1。如果WLi和BLSj均为高电平，则选通第i行第j列的反熔丝可编程单元进行编程。在正常工作模式下，m个位线使能信号均为高电平，状态放大和编程控制逻辑的输出DOj即为被选中的第i行第j列反熔丝可编程单元的状态。
本发明实施例提供的一种基于一次可编程查找表的标准单元逻辑电路，包括：基于反熔丝的存储单元阵列、状态放大和编程控制逻辑电路；其中，若所述标准单元逻辑电路有2n个输入的字线使能信号WL，有m个输入的位线使能信号BLS，则所述存储单元阵列为2n行m列的存储单元阵列，所述状态放大和编程控制逻辑电路为m个，且每个状态放大和编程控制逻辑电路与所述每个状态放大和编程控制逻辑电路相对应的一列存储单元均相连。
本实施例中的存储单元阵列为基于反熔丝的存储单元阵列，反熔丝电路在编程之后不具有可逆性，且只能编程一次，即使运用反向工程也无法破解反熔丝电路在编程之后的状态，因此基于反熔丝一次可编程查找表的标准单元逻辑电路所构建的芯片具有非常高的安全特性。并且基于这种方法所制造的芯片，可以在硅后对芯片中的标准单元进行编程，能从根本上保护知识产权，并且如果没有IP提供者的硅后编程，IP用户无法获得完整功能，也无法破解功能，更不能制造出超过授权数量的芯片。由于在芯片制造出来之前，除芯片设计者之外其他个人或实体不掌握芯片的完整功能，因此很难在芯片制造过程中注入针对性的木马后门电路使芯片的安全控制逻辑失效，或者泄漏芯片内部状态信息，保护了芯片的安全。
优选的，参见图2，本实施例提供的存储单元结构示意图，包括：
大电阻RBLK，AF晶体管，BF晶体管，AT晶体管；其中，所述AF晶体管、所述BF晶体管和所述AT晶体管均为NMOS晶体管；
所述大电阻的第一端与电源VP相连，另一端与所述AF晶体管的栅极相连；
所述AF晶体管的源极与所述AF晶体管的漏极共同与所述BF晶体管的源极相连；
所述BF晶体管的栅极与电源VDD相连，所述BF晶体管的漏极与所述AT晶体管的源极相连；
所述AT晶体管的栅极与字线使能信号WL相连，所述AT晶体管的漏极与所述状态放大和编程控制逻辑电路相连。
优选的，所述大电阻的阻值为3千欧姆。
具体的，大电阻RBLK是芯片中的共享模块，芯片中所有的反熔丝晶体管的栅极都连接至该电阻的同一端。
优选的，当芯片处于编程状态时，所述电源VP的电压值高于AF晶体管的正常工作电压；当芯片处于非编程状态时，所述电源VP的电压值为AF晶体管的正常工作电压。
具体的，本实施例中的基于反熔丝的存储单元包含3个NMOS晶体管，分别记为AF、BF、AT。AF即为基于NMOS的反熔丝单元，与普通NMOS晶体管不同的是，AF具有超薄氧化层，在施加高电压时，该超薄氧化层会被击穿，从而使NMOS管导通，具有非常低的电阻，这种高电压击穿就是对AF进行编程，而且这种编程是不可逆的。AF的源极、栅极、以及漏极分别记为AF-S、AF-G、AF-D。
BF晶体管的源极、栅极、以及漏极分别记为BF-S、BF-G、BF-D。AT晶体管的源极、栅极、以及漏极分别记为AT-S、AT-G、AT-D。BM-G连接至电源VDD，BM-D连接至AT-S。AT-G连接至WL，即字线使能信号；AT-D作为状态放大电路的输入。
AF-G通过一个3千欧姆的大电阻RBLK连接至电源VP，AF-S与AF-D连接在一起，并与BM-S相连。当芯片处于编程状态时，VP远远高于晶体管的正常工作电压，比如9V以上；当芯片处于非编程状态即正常工作状态时，VP即为晶体管的正常工作电压。当WL为高电平时，反熔丝单元被选通，可对其进行编程或读出其状态；当WL为低电平时，反熔丝单元不被选通，不会被编程，也无法读出其状态。
优选的，参见图3，本实施例提供状态放大和编程控制逻辑电路示意图，包括：
P晶体管，N1晶体管，N2晶体管，N3晶体管，N4晶体管，反相器INVP，三态输出反相器INVBL；其中所述P晶体管为PMOS晶体管，所述N1晶体管、所述N2晶体管、所述N3晶体管和所述N4晶体管，均为NMOS晶体管；
所述P晶体管的源极与电源VDD相连，所述P晶体管的栅极与偏置电压VBIAS相连，所述P晶体管的漏极与所述N1晶体管的源极相连；
所述N1晶体管的栅极与所述N2晶体管的栅极均与所述存储单元相连，所述N1晶体管的漏极与所述N2晶体管的漏极均与所述N3晶体管的源极相连；
所述N3晶体管的栅极与所述反相器INVP的输出端相连，所述N3晶体管的漏极与所述N4晶体管的源极相连；
所述N4晶体管的漏极与接地端相连，所述N4晶体管的栅极与位线使能信号BLS相连；
所述反相器INVP的输入信号为编程使能信号PGM；
所述三态输出反相器INVBL的输入信号为位线使能信号BLS，所述三态输出反相器INVBL的输出信号BL与所述存储单元相连，所述三态输出反相器INVBL的三态控制使能信号为所述编程使能信号PGM。
优选的，所述偏置电压VBIAS的电压值低于所述电源VDD的电压值，高于所述P晶体管的阈值电压值。
优选的，在本发明的另一实施例中，若连接所述存储单元的字线使能信号WL和位线使能信号BLS均为高电平，且所述存储单元被成功编程，则所述标准单元的输出DO为低电平；
若连接所述存储单元的字线使能信号WL和位线使能信号BLS均为高电平，且所述存储单元没有被成功编程，则所述标准单元的输出DO为高电平。
具体的，状态放大和编程控制逻辑包含如下组成部分：1个PMOS晶体管，记为P1；4个NMOS晶体管，分别记为N1，N2，N3，N4；1个反相器INVP；以及1个三态输出反相器INVBL。
P1的栅极连接至偏置电压VBIAS，VBIAS低于电源VDD，但高于P1的阈值电压；P1的源极连接至电源VDD；P1的漏极即为被放大的一次性可编程单元的状态输出，记为DO。N1源极连接至DO，N1的栅极连接至AT-D，N1的漏极记为N1-D。N2的源极和栅极均连接至AT-D，N2的漏极连接至N1-D。N3的源极连接至N1-D；N3的栅极连接至反相器INVP的输出；N3的漏极记为N3-D。N4的源极连接至N3-D；N4的栅极连接至BLS信号，BLS为位线使能信号，当BLS为高电平时，该单元被选中，否则不被选中；N3的漏极连接至地GND。
反相器的输入为编程使能信号PGM，PGM为高电平时，表示对该单元进行编程，PGM为低电平时，该单元处于正常工作状态。三态输出反相器INVBL的输入为位线使能信号BLS，当需要对该单元进行编程或读出单元状态时，BLS需要置为高电平，否则BLS为低电平；INVBL的输出记为BL，BL连接至AT-D；INVBL的三态控制使能信号为PGM，即当PGM为高电平时，INVBL的输出为BLS的反相，否则INVBL的输出为高阻态。
如果反熔丝可编程单元中AF被编程即被熔断后，当WL和BLS均为高电平，则DO为低电平；如果AF未被熔断，当WL和BLS均为高电平，则DO为高电平。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (8)

1.一种基于一次可编程查找表的标准单元逻辑电路，其特征在于，包括：
基于反熔丝的存储单元阵列、状态放大和编程控制逻辑电路；
其中，若所述标准单元逻辑电路有2n个输入的字线使能信号WL，有m个输入的位线使能信号BLS，则所述存储单元阵列为2n行m列的存储单元阵列，所述状态放大和编程控制逻辑电路为m个，且每个状态放大和编程控制逻辑电路与所述每个状态放大和编程控制逻辑电路相对应的一列存储单元均相连。
2.根据权利要求1所述的标准单元逻辑电路，其特征在于，若连接存储单元的字线使能信号WL和位线使能信号BLS均为高电平，则对所述存储单元进行编程。
3.根据权利要求2所述的标准单元逻辑电路，其特征在于，
若连接所述存储单元的字线使能信号WL和位线使能信号BLS均为高电平，且所述存储单元被成功编程，则所述标准单元的输出DO为低电平；
若连接所述存储单元的字线使能信号WL和位线使能信号BLS均为高电平，且所述存储单元没有被成功编程，则所述标准单元的输出DO为高电平。
4.根据权利要求3所述的标准单元逻辑电路，其特征在于，存储单元包括：
大电阻，AF晶体管，BF晶体管，AT晶体管；其中，所述AF晶体管、所述BF晶体管和所述AT晶体管均为NMOS晶体管；
所述大电阻的第一端与电源VP相连，另一端与所述AF晶体管的栅极相连；
所述AF晶体管的源极与所述AF晶体管的漏极共同与所述BF晶体管的源极相连；
所述BF晶体管的栅极与电源VDD相连，所述BF晶体管的漏极与所述AT晶体管的源极相连；
所述AT晶体管的栅极与字线使能信号WL相连，所述AT晶体管的漏极与所述状态放大和编程控制逻辑电路相连。
5.根据权利要求4所述的标准单元逻辑电路，其特征在于，当芯片处于编程状态时，所述电源VP的电压值高于AF晶体管的正常工作电压；当芯片处于非编程状态时，所述电源VP的电压值为AF晶体管的正常工作电压。
6.根据权利要求5所述的标准单元逻辑电路，其特征在于，所述大电阻的阻值为3千欧姆。
7.根据权利要求3所述的标准单元逻辑电路，其特征在于，所述状态放大和编程控制逻辑电路，包括：
P晶体管，N1晶体管，N2晶体管，N3晶体管，N4晶体管，反相器INVP，三态输出反相器INVBL；其中所述P晶体管为PMOS晶体管，所述N1晶体管、所述N2晶体管、所述N3晶体管和所述N4晶体管，均为NMOS晶体管；
所述P晶体管的源极与电源VDD相连，所述P晶体管的栅极与偏置电压VBIAS相连，所述P晶体管的漏极与所述N1晶体管的源极相连；
所述N1晶体管的栅极与所述N2晶体管的栅极均与所述存储单元相连，所述N1晶体管的漏极与所述N2晶体管的漏极均与所述N3晶体管的源极相连；
所述N3晶体管的栅极与所述反相器INVP的输出端相连，所述N3晶体管的漏极与所述N4晶体管的源极相连；
所述N4晶体管的漏极与接地端相连，所述N4晶体管的栅极与位线使能信号BLS相连；
所述反相器INVP的输入信号为编程使能信号PGM；
所述三态输出反相器INVBL的输入信号为位线使能信号BLS，所述三态输出反相器INVBL的输出信号BL与所述存储单元相连，所述三态输出反相器INVBL的三态控制使能信号为所述编程使能信号PGM。
8.根据权利要求5所述的标准单元逻辑电路，其特征在于，所述偏置电压VBIAS的电压值低于所述电源VDD的电压值，高于所述P晶体管的阈值电压值。
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