CN105226045A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明涉及一种半导体装置，所述半导体装置包括衬底、第一晶种层、第一图案化金属层、第一电介质层以及第一金属层。所述衬底具有第一表面，且所述第一晶种层位于所述第一表面上。所述第一图案化金属层位于所述第一晶种层上且具有第一厚度。所述第一图案化金属层包含所述第一图案化金属层的第一部分以及所述第一图案化金属层的第二部分。所述第一电介质层沉积于所述第一图案化金属层的所述第一部分上。所述第一金属层沉积于所述第一电介质层上且具有第二厚度，其中所述第一厚度大于所述第二厚度，其中所述第一图案化金属层的所述第一部分、所述第一电介质层以及所述第一金属层形成电容器，所述第一图案化金属层的所述第一部分为所述电容器的下电极，且所述第一图案化金属层的所述第二部分为电感器。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置及其制造方法，特别是包含集成式无源元件(IntegratedPassiveDevices，IPD)的半导体装置及其制造方法。
背景技术
为满足减少产品体积及成本并且增加功能性的需求，因此开发出集成式无源元件技术以在例如移动通信装置等电子装置中制造阻抗匹配电路、滤波器及/或耦合器等元件。
由于制造集成式无源元件技术所运用的半导体技术所需时间过长且所需材料成本相对较高，所以造成产品售价相对较高。
发明内容
本发明的实施例涉及一种半导体装置。所述半导体装置包括衬底、第一晶种层、第一图案化金属层、第一电介质层以及第一金属层。衬底具有第一表面，第一晶种层位于所述第一表面上，第一图案化金属层位于第一晶种层上且具有第一厚度，第一图案化金属层具有第一图案化金属层的第一部分以及第一图案化金属层的第二部分，第一电介质层位于第一图案化金属层的第一部分上且第一金属层位于第一电介质层上并具有第二厚度，其中第一厚度大于第二厚度，第一图案化金属层的第一部分、第一电介质层以及第一金属层形成电容器，第一图案化金属层的第一部分为电容器的下电极，且第一图案化金属层的第二部分为电感器。
本发明的另一实施例涉及一种半导体装置。所述半导体装置包括衬底、第一晶种层、第一图案化金属层、第一电介质层以及第一金属层。衬底具有第一表面、相对于第一表面的第二表面以及多个贯穿所述衬底的第一孔。第一晶种层位于第一表面以及多个第一孔的侧壁，且第一晶种层沿着每一第一孔围绕出第二孔。第一图案化金属层位于第一晶种层上以及第二孔中，且第一图案化金属层具有第一厚度，第一图案化金属层具有第一图案化金属层的第一部分以及第一图案化金属层的第二部分。第一电介质层位于第一图案化金属层的第一部分上。第一金属层位于第一电介质层上且具有第二厚度，其中所述第一厚度大于所述第二厚度，其中第一图案化金属层的第一部分、第一电介质层以及第一金属层形成电容器，第一图案化金属层的第一部分为电容器的下电极，且第一图案化金属层的第二部分为电感器。
本发明的另一实施例涉及一种半导体装置的制造方法。半导体装置的制造方法包括：(a)提供衬底，所述衬底具有第一表面；(b)在衬底的第一表面上提供第一晶种层；(c)在第一晶种层上形成第一图案化金属层，第一图案化金属层具有第一厚度，第一图案化金属层具有第一图案化金属层的第一部分以及第一图案化金属层的第二部分；(d)在第一图案化金属层的第一部分上方形成第一电介质层；以及(e)在第一电介质层上形成第一金属层，第一金属层具有一第二厚度，其中第一厚度大于第二厚度，其中第一图案化金属层的第一部分、第一电介质层以及第一金属层形成电容器，第一图案化金属层的第一部分为电容器的下电极，且第一图案化金属层的第二部分为电感器。
附图说明
图1是根据本发明的实施例的半导体装置的示意图。
图2到18是根据本发明的实施例的半导体装置的制造方法的示意图。
图19是根据本发明的另一实施例的半导体装置的示意图。
图20到24是根据本发明的另一实施例的半导体装置的制造方法的示意图。
图25到31是根据本发明的另一实施例的半导体装置的制造方法的示意图。
图32是根据本发明的另一实施例的半导体装置的示意图。
图33到39是根据本发明的另一实施例的半导体装置的制造方法的示意图。
图40A是根据本发明的实施例中的具有不同材质和厚度的第二金属层的半导体装置所减少的插入损失。
图40B是根据本发明的另一实施例中的具有不同材质和厚度的第二金属层的半导体装置所减少的插入损失。
图41是根据本发明另一实施例的半导体装置的示意图。
图42到60是根据本发明另一实施例的半导体装置的制造方法的示意图。
图46A是图46中第一晶种层和第一图案化金属层的放大图。
图61到62是根据本发明另一实施例的半导体装置的制造方法的示意图。
具体实施方式
图1是根据本发明的实施例的半导体装置的示意图。如图1所示，在本发明的实施例中，半导体装置1可包括衬底10、第一晶种层11、第一图案化金属层12、第一电介质层14、第一金属层15、第二金属层13、第一钝化层16以及接合导线(bondingwire)W。
衬底10具有第一表面101。第一晶种层11位于第一表面101上。第一图案化金属层12位于第一晶种层11上且具有一第一厚度。第一图案化金属层12可以是重布层(redistributionlayer)。第一电介质层14位于第一图案化金属层12上。第一金属层15位于第一电介质层14上且具有一第二厚度。第一厚度可大于第二厚度。
第二金属层13可位于第一图案化金属层12上。第二金属层13可位于第一图案化金属层12与第一电介质层14之间。第二金属层13具有第三厚度。第三厚度可大于第二厚度。
第一钝化层16位于衬底10的第一表面101上。第一钝化层16包覆第一晶种层11、第一图案化金属层12、第一电介质层14、第一金属层15以及第二金属层13。第一钝化层16具有多个开口16O。多个开口16O暴露第一金属层15以及第二金属层13
接合导线W连接到被多个开口16O暴露的第一金属层15以及第二金属层13。
虽然在图1中未展示，但所属领域的技术人员深思熟虑后应可理解在半导体装置1中，第一电介质层14可直接位于第一图案化金属层12上。由第一金属层15、第一电介质层14以及第一图案化金属层12可形成电容器结构。上方未形成第一金属层15和第一电介质层14的第一图案化金属层12可作为电感器结构。也就是说，第一图案化金属层12可作为电感器以及电容器的下电极，从而进一步缩短无源元件(例如本实施例中的电容器及电感器)之间的连接路径并且可增加无源元件的接触面积。由于可作为电容器下电极的第一图案化金属层12的第一厚度大于第一金属层15(上电极)的第二厚度，因此可以大幅提升半导体装置1的电气特性，例如减少半导体装置1的插入损失(insertionloss)。此外，由于作为电感器以及电容器下电极的第一图案化金属层12皆位于第一晶种层11上，使得半导体装置1相较于包含位于不同水平面或不同层的电容器和电感器的半导体装置来说具有相对较小的尺寸。再者，同时形成可作为电感器以及电容器下电极的第一图案化金属层12相对地简化半导体装置1的制造过程。
在本发明的另一实施例中，第一金属层15、第一电介质层14以及第二金属层13可形成电容器结构。上方未形成第一金属层15和第一电介质层14的第一图案化金属层12和第二金属层13可作为电感器结构。第二金属层13可作为电感器以及电容器的下电极，从而进一步缩短无源元件(例如本实施例中的电容器及电感器)之间的连接路径并且可增加无源元件的接触面积。由于可作为电容器下电极的第二金属层13的第三厚度大于第一金属层15(上电极)的第二厚度，因此可以大幅提升半导体装置1的电气特性，例如减少半导体装置1的插入损失。
在本发明的另一实施例中，第一金属层15、第一电介质层14、第二金属层13以及第一图案化金属层12可形成电容器结构。上方未形成第一金属层15和第一电介质层14的第一图案化金属层12和第二金属层13可形成电感器结构。第二金属层13和第一图案化金属层12可作为电感器以及电容器的下电极，从而进一步缩短无源元件(例如本实施例中的电容器及电感器)之间的连接路径并且可增加无源元件的接触面积。由于可作为电容器下电极的第二金属层13和第一图案化金属层12的厚度分别大于第一金属层15(上电极)的第二厚度，因此可以大幅提升半导体装置1的电气特性，例如减少半导体装置1的插入损失。此外，由于作为电感器以及电容器下电极的第二金属层13和第一图案化金属层12皆位于第一晶种层11上，使得半导体装置1相较于包含位于不同水平面或不同层的电容器和电感器的半导体装置来说具有相对较小的尺寸。
图2到18是根据本发明的实施例的半导体装置的制造方法的示意图。参考图2，提供衬底10，衬底10具有第一表面101。衬底10可以是或可以包含但不限于例如玻璃、硅、二氧化硅或其它材料。衬底10可具有从50微米(μm)到700μm的厚度。
参考图3，在衬底10的第一表面101上形成第一晶种层11。可使用溅镀沉积工艺(sputterdepositionprocess)或物理气相沉积(physicalvapordeposition，PVD)技术将第一晶种层11涂布(coat)到衬底10的第一表面101。在另一实施例中，可使用化学气相沉积(chemicalvapordeposition，CVD)技术、原子层沉积(atomiclayerdeposition，ALD)技术或蒸镀(evaporation)技术将第一晶种层11涂布到衬底10的第一表面101。第一晶种层11可以是或可以包含但不限于例如钛/铜(titanium/copper(Ti/Cu))或其它材料，且第一晶种层11可具有从1800埃(Angstrom，到2200的厚度。
参考图4，在图4中，可在第一晶种层11上形成掩模(mask)11P。可通过但不限于黄光刻(photo-lithography)技术在第一晶种层11上形成掩模11P。黄光刻工艺至少包含压膜、曝光和显影等步骤。掩模11P可以是或可以包含但不限于例如光致抗蚀剂(photoresist，PR)层或干抗蚀剂膜(dry-resistfilm)，且可使用例如压合(press)或积层(laminate)方式将掩模11P形成于第一晶种层11上以覆盖部分第一晶种层11。
参考图5，在图5中，可利用掩模11P在第一晶种层11上形成第一图案化金属层12。可使用但不限于电镀技术在第一晶种层11上形成第一图案化金属层12。第一图案化金属层12可以是或可以包含但不限于例如铜(Cu)或其它材料。第一图案化金属层12可具有从9μm到11μm的第一厚度。
参考图6，在图6中，可使用但不限于剥除(stripping)技术将图5中的掩模11P移除。
参考图7，在图7中，可使用但不限于蚀刻技术，例如湿式蚀刻技术(wetetching)，以移除未被第一图案化金属层12覆盖的第一晶种层11。由于第一图案化金属层12的第一厚度远大于第一晶种层11的厚度，所以可利用第一图案化金属层12作为掩模而对第一晶种层11进行蚀刻，不需要使用黄光刻工艺，以减少形成掩模的时间及成本。由于作为掩模的第一图案化金属层12表面也会受到蚀刻作用，因此在蚀刻结束后第一图案化金属层12的表面会相对较为粗糙或具有相对较大的表面粗糙度(Ra)。例如，图7中的第一图案化金属层12表面在经过蚀刻后可具有0.1μm到0.5μm的表面粗糙度。
参考图8，在图8中，可在衬底10的第一表面101以及第一图案化金属层12表面上形成第二金属层13。可使用但不限于溅镀技术(sputter)在衬底10的第一表面101以及第一图案化金属层12表面上形成第二金属层13。第二金属层13可以是或可以包含但不限于例如铝铜(AlCu)、铜(Cu)或其它金属或合金。第二金属层13可具有从1μm到16μm的第三厚度。
参考图9，在图9中，可在第二金属层13上形成第电介质层14。可使用但不限于溅镀技术在第二金属层13上沉积(deposit)第一电介质层14。可在第二金属层13上形成形成薄膜层，薄膜层可以是或可以包含但不限于例如钽(Tantalum，Ta)，再使用阳极氧化(anodicoxidation)技术将含有钽的薄膜层氧化成五氧化二钽(Ta2O5)以形成含有五氧化二钽的第一电介质层14。第一电介质层14可具有从300埃到4900的厚度。
参考图10，在图10中，可在第一电介质层14上形成第一金属层15。可使用但不限于溅镀技术在第一电介质层14上沉积第一金属层15。第一金属层15可以是或可以包含但不限于例如铝铜(AlCu)、铜(Cu)或其它金属或合金。第一金属层15可具有从0.25μm到1.1μm的第二厚度。
参考图11，在图11中，可在第一金属层15上形成掩模15M。可通过但不限于黄光刻技术在第一金属层15上形成掩模15M，其中黄光刻工艺至少包含压膜、曝光和显影等步骤。掩模15M可以是或可以包含但不限于例如光致抗蚀剂层或干抗蚀剂膜，且可使用例如压合或积层方式将掩模15M形成于第一金属层15上以覆盖部分第一金属层15。
参考图12和13，在图12和13中，可使用但不限于蚀刻技术并通过掩模15M分别移除图11中的部分第一金属层15和部分第一电介质层14。
参考图14，在图14中，可在部分第二金属层13上形成掩模13M。掩模13M的形成方式以及组成与图11中掩模15M的形成方式以及组成相似。
参考图15，在图15中，可使用但不限于蚀刻技术并通过掩模13M和15M移除部分未被掩模13M和15M覆盖的部分第二金属层13。第二金属层13的面积可大于第一金属层15的面积。
参考图16，在图16中，可使用但不限于剥除技术将图15中的掩模13M和15M移除。
参考图17，在图17中，可在衬底10的第一表面101上形成第一钝化层16。第一钝化层16包覆第一晶种层11、第一图案化金属层12、第一电介质层14、第一金属层15以及第二金属层13。第一钝化层16可以是或可以包含但不限于例如聚酰亚胺(Polyimide，PI)。
参考图18，在图18中，可通过但不限于激光、喷沙(sandblasting)及/或蚀刻等方式在第一钝化层16形成开口16O以暴露第一金属层15以及第二金属层13。可使用线接合技术(wirebond)将接合导线(bondingwire)W连接到被暴露的第一金属层15以及第二金属层13以形成图1所展示的半导体装置1。
虽然图1到18未展示，但所属领域的技术人员在深思熟虑后应可知，在本发明的另一实施例中，第一电介质层14可直接形成在第一图案化金属层12上。可省略图1中的第二金属层13。换句话说，可省略从图8到18中的第二金属层13并且省略其中形成和去除第二金属层13的相关步骤，以简化工艺。如果第一图案化金属层12与第二金属层13由相同的材料组成，例如第一图案化金属层12和第二金属层13皆包含铜，则可在图5所示的步骤中，同时形成第一图案化金属层12和第二金属层13，例如形成厚度为第一图案化金属层12的第一厚度和第二金属层13的第三厚度总合的铜层(即第一图案化金属层12)。
图19是根据本发明另一实施例的半导体装置的示意图。参考图19，半导体装置2可包括衬底10、第一晶种层11、第一图案化金属层12、第一电介质层14、第一金属层15、第二金属层13、第一钝化层16、第三金属层17以及接合导线W。
半导体装置2的结构类似半导体装置1，其不同之处在于在半导体装置2中，暴露于图1所展示半导体装置1的开口16O中的第二金属层13被第三金属层17取代。半导体装置2与半导体装置1另一不同之处在于第三金属层17形成在第一钝化层16上以及开口16O所暴露的第一图案化金属层12和第一金属层15上。半导体装置2与半导体装置1另一不同之处在于接合导线W连接到第三金属层17。半导体装置2与半导体装置1另一不同之处在于第一金属层15的面积实质上相同于第二金属层13的面积。
图20到24是根据本发明的另一实施例的半导体装置的制造方法的示意图。参考图20，在图20中，可使用但不限于蚀刻技术移除图13中未被掩模15M覆盖的部分第二金属层13。
参考图21，在图21中，可使用但不限于剥除技术将图20中的掩模15M移除。
参考图22，在图22中，可在衬底10的第一表面101上形成第一钝化层16，第一钝化层16包覆第一晶种层11、第一图案化金属层12、第一电介质层14、第一金属层15以及所述第二金属层13。第一钝化层16可以是或可以包含但不限于例如聚酰亚胺(PI)。
参考图23，在图23中，可通过但不限于激光、喷沙及/或蚀刻等方式在第一钝化层16形成开口16O以暴露第一金属层15及第一图案化金属层12。
参考图24，在图24中，可形成第三金属层17。第三金属层17位于第一钝化层16、第一钝化层16的至少一个开口所暴露的第一图案化金属层12以及第一金属层15上。可使用但不限于溅镀技术在第一钝化层16、第一钝化层16的至少一个开口所暴露的第一图案化金属层12以及第一金属层15上沉积第三金属层17。第三金属层17可以是或可以包含但不限于例如铝铜(AlCu)或其它金属或合金，且第三金属层17可具有从0.5μm到3μm的厚度。在另一实施例中，可形成第二晶种层17，第二晶种层17位于第一钝化层16、第一钝化层16的至少一个开口所暴露的第一图案化金属层12以及第一金属层15上。可使用但不限于溅镀技术在第一钝化层16、第一钝化层16的至少一个开口所暴露的第一图案化金属层12以及第一金属层15上沉积第二晶种层17。第二晶种层17可以是或可以包含但不限于例如钛/铜(Ti/Cu)或其它材料，且第二晶种层17可具有从1800到的厚度。
在图24中，可通过但不限于黄光刻技术将第三金属层17图案化，其中黄光刻工艺至少包含压膜、曝光、显影和蚀刻等步骤。可以使用线接合技术将接合导线W连接到图案化的第三金属层17以形成图19所展示的半导体装置2。
虽然图19到24未展示，但所属领域的技术人员在深思熟虑后应可知，在本发明的另一实施例中，第一电介质层14可直接形成在第一图案化金属层12上。可省略图19到24中的第二金属层13。换句话说，可省略从图19-24中形成和去除第二金属层13的相关步骤，以简化工艺。
图25到31是根据本发明另一实施例的半导体装置的制造方法的示意图。参考图25，在图25中，可在图6所示的第一晶种层11以及第一图案化金属层12上形成第二金属层13。可使用但不限于溅镀技术在第一晶种层11以及第一图案化金属层12表面上形成第二金属层13。第二金属层13可以是或可以包含但不限于例如铝铜(AlCu)、铜(Cu)或其它金属或合金，且第二金属层13可具有从1μm到16μm的第三厚度。
参考图26，在图26中，可在第二金属层13上形成第一电介质层14。可使用但不限于溅镀技术在第二金属层13上沉积第一电介质层14。可在第二金属层13上形成形成薄膜层，薄膜层可以是或可以包含但不限于例如钽(Ta)，再使用阳极氧化技术将含有钽的薄膜层氧化成五氧化二钽(Ta2O5)以形成含有五氧化二钽的第一电介质层14。第一电介质层14可具有从到的厚度。
参考图27，在图27中，可在第一电介质层14上形成第一金属层15。可使用但不限于溅镀技术在第一电介质层14上沉积第一金属层15。第一金属层15可以是或可以包含但不限于例如铝铜(AlCu)、铜(Cu)或其它金属或合金，且第一金属层15可具有从0.25μm到1.1μm的第二厚度。
参考图28，在图28中，可在第一金属层15上形成掩模15M。可通过但不限于黄光刻技术在第一金属层15上形成掩模15M，其中黄光刻工艺至少包含压膜、曝光和显影等步骤。掩模15M可以是或可以包含但不限于例如光致抗蚀剂层或干抗蚀剂膜，且可使用例如压合或积层方式将掩模15M形成于第一金属层15上以覆盖部分第一金属层15。
参考图29、30和31。在图29、30和31中，可使用但不限于蚀刻技术并通过掩模15M分别移除部分第一金属层15、部分第一电介质层14和部分第二金属层13。
参考图31，在图31中，可使用但不限于剥除技术将掩模15M移除以形成图21所示的结构，再依照图21到24所示的制造方法形成图19所展示的半导体装置2。
虽然图25到31未展示，但所属领域的技术人员在深思熟虑后应可知，在本发明的另一实施例中，第一电介质层14可直接形成在第一图案化金属层12上。可省略图19到24以及图25到31中的第二金属层13。换句话说，可省略从图19到24以及图25到31中形成和去除第二金属层13的相关步骤，以简化工艺。
图32是根据本发明另一实施例的半导体装置的示意图。参考图32，半导体装置3可包括衬底10、第一晶种层11、第一图案化金属层12、第一电介质层14、第一金属层15、第二金属层13、第一钝化层16、第二晶种层17、第二图案化金属层18、第二钝化层19以及电连接元件20。
半导体装置3的结构类似图24所展示的半导体装置2a，其不同之处在于在半导体装置3中，第二图案化金属层18形成在第二晶种层17上且部分第二图案化金属层18形成于开口17O中。半导体装置3与半导体装置2a另一不同之处在于在半导体装置3中，第二钝化层19包覆第二晶种层17及第二图案化金属层18且具有多个开口19O。半导体装置3与半导体装置2a另一不同之处在于在半导体装置3中，电连接元件20位于开口19O中。第二图案化金属层18可以是一重布层。
图33到39是根据本发明另一实施例的半导体装置的制造方法的示意图。参考图33，在图33中，可在图24所示的第二晶种层17上形成掩模18P。可通过但不限于黄光刻技术在第二晶种层17上形成掩模18P。黄光刻工艺至少包含压膜、曝光和显影等步骤。掩模18P可以是或可以包含但不限于例如光致抗蚀剂层或干抗蚀剂膜。可使用例如压合或积层方式将掩模18P形成于第二晶种层17上以覆盖部分第二晶种层17。
参考图34，在图34中，可利用掩模18P在第二晶种层17上形成第二图案化金属层18。可使用但不限于电镀技术在第二晶种层17上形成第二图案化金属层18。第二图案化金属层18可以是或可以包含但不限于例如铜(Cu)或其它材料，且第二图案化金属层18可具有从3μm到15μm的厚度。
参考图35，在图35中，可使用但不限于剥除技术将图34中的掩模18P移除。
参考图36，在图36中，可在第二晶种层17及第二图案化金属层18上形成第二钝化层19，第二钝化层19包覆第二晶种层17及第二图案化金属层18。第二钝化层19可以是或可以包含但不限于例如聚酰亚胺(PI)。
参考图37，在图37中，可在第二钝化层19上形成掩模19P。可通过但不限于黄光刻技术在第二钝化层19上形成掩模19P。黄光刻工艺至少包含压膜、曝光和显影等步骤。掩模19P可以是或可以包含但不限于例如光致抗蚀剂层或干抗蚀剂膜可使用例如压合或积层方式将掩模19P形成于第二钝化层19上以覆盖部分第二钝化层19。
参考图38，在图38中，可通过但不限于激光、喷沙及/或蚀刻等方式，在未被掩模19P覆盖的第二钝化层19上形成开口19O以暴露部分第二图案化金属层18。
参考图39，在图39中，可使用但不限于剥除技术将图38中的掩模19P移除。可在第二钝化层19的开口19O中形成电连接元件20以形成图32所展示的半导体元件3。可使用但不限于焊球植入技术(solderballimplatation)在第二钝化层19的开口19O中植入电连接元件20或锡球20。电连接元件20或锡球20与第二图案化金属层18电性连接以形成图32所示的半导体装置3或晶片级芯片尺寸封装(WaferLevelChipScalePackage)3。
虽然图32到39未展示，但所属领域的技术人员在深思熟虑后应可知，在本发明的另一实施例中，第一电介质层14可直接形成在第一图案化金属层12上。可省略图32到39中的第二金属层13。换句话说，可省略图32到39中形成和去除第二金属层13的相关步骤，以简化工艺。
图40A是根据本发明的实施例中的具有不同材质和厚度的第二金属层的半导体装置所减少的插入损失。参考图40A，图40A所示为根据本发明的实施例的半导体装置1、2或3在频率为2.7千兆赫兹(gigahertz，GHz)操作时所减少的插入损失。当第二金属层13包含厚度为1μm的铝铜层和厚度为2μm的铜层时，半导体装置1、2或3在2.7GHz的操作频率时具有相对较小的插入损失。如图所展示，插入损失减少了0.23到0.25dB。
图40B是根据本发明的另一实施例中的具有不同材质和厚度的第二金属层的半导体装置所减少的插入损失。参考图40B，图40B所示为根据本发明的另一实施例的半导体装置1、2或3在频率为5.5GHz操作时所减少的插入损失。当第二金属层13包含厚度为1μm的铝铜层和厚度为2μm的铜层时，半导体装置1、2或3在5.5GHz的操作频率时具有相对较小的插入损失。如图所展示，插入损失减少了0.28到0.29dB。
图41是根据本发明另一实施例的半导体装置的示意图。参考图41，半导体装置4可包含衬底10、第一晶种层11、第一图案化金属层12、第一电介质层14、第一金属层15、第二金属层13、第一钝化层16、第二图案化金属层18、第二钝化层19、第三图案化金属层21、第三钝化层22以及电性连接元件20。
衬底10具有第一表面101、相对于第一表面101的第二表面102以及多个贯穿衬底10的第一孔10h。第一晶种层11位于第一表面101上以及第一孔10h的侧壁103。第一晶种层11在每一第一孔10h中形成第二孔11h。第一图案化金属层12位于第一晶种层11上以及第二孔11h中。
第二金属层13、第一电介质层14、第一金属层15可如图41所展示位于第一图案化金属层12和第一表面101上。第二金属层13、第一电介质层14、第一金属层15可构成电容器CP，其中第一金属层15可做为电容器CP的第一金属层15。第二金属层13可做为电容器CP的下电极13。
第一钝化层16位于第一表面101上且包覆第一表面101、第一晶种层11、第一图案化金属层12、电容器CP。第一钝化层16具有多个开口16O。
第二图案化金属层18位于第一钝化层16上方以及开口16O中。部分第二图案化金属层18电性连接第一图案化金属层12。部分第二图案化金属层18电性连接第一金属层15和下电极13。
第二钝化层19位于第一钝化层16上且包覆第二图案化金属层18。第二钝化层19具有多个开口18O以显露部分第二图案化金属层18。电性连接元件20位于开口18O中。
第三图案化金属层21位于第二表面102上且电性连接第一图案化金属层12。由于第一图案化金属层12通过第二孔11h从衬底10的第一表面101延伸到第二表面102，且第二孔11h在第一表面101和第二表面102的开口处皆不存在第一晶种层11，因此具有相对良好的导电性。换句话说，半导体装置4可提供衬底10上下电路(例如第二图案化金属层18以及第三图案化金属层21)间的相对优选的电性连接。
第三钝化层22位于第二表面102且包覆第二表面102和第三图案化金属层21。第三钝化层23具有多个开口23O以显露部分第三图案化金属层21。电性连接元件20位于开口23O中。
图42到60是根据本发明另一实施例的半导体装置的制造方法的示意图。
如图42所示，在本发明的一实施例中，可提供具有多个第一孔10h的衬底10。衬底10具有相对的第一表面101和第二表面102。衬底10可以是或可以包含但不限于例如玻璃、硅、二氧化硅或其它硅化物。衬底10可具有从50μm到700μm的厚度，例如，所述厚度可为第一表面101和第二表面102之间的距离。
第一孔10h可以是但不限于圆柱体、圆锥体或其它形状，可视需求在衬底10上通过激光、喷沙(sandblasting)及/或蚀刻等方式形成第一孔10h。第一孔10h的形状是由侧壁103以及底部104所定义。例如，可使用激光方式形成渐缩(tapered)且其剖面实质上为直线的侧壁103以形成圆锥形的第一孔10h。第一孔10h在第一表面101的开口可包含但不限于圆形、方形或其它形状。第一孔10h可具有从50μm到400μm的高度，例如从第一表面101到第一孔10h的底部104的垂直距离。第一孔10h在第一表面101的开口可具有从15μm到70μm的宽度或从7.5μm到35μm的半径。
参考图43，在本发明的实施例中，可沿着图42所示的衬底10的第一表面101、第一孔10h的侧壁103以及底部104形成具有从2600埃到3400埃的厚度的第一晶种层11。形成在第一孔10h侧壁103以及底部104的第一晶种层11包含侧壁113和底部114。侧壁113和底部114围绕出第二孔11h。
可使用溅镀沉积工艺(sputterdepositionprocess)或物理气相沉积(physicalvapordeposition，PVD)技术将第一晶种层11涂布(coat)到衬底10的第一表面101、第一孔10h的侧壁103以及底部104。在本发明的另一实施例中，可使用化学气相沉积(chemicalvapordeposition，CVD)工艺、原子层沉积(atomiclayerdeposition，ALD)技术或蒸镀(evaporation)技术将第一晶种层11涂布到衬底10的第一表面101、第一孔10h的侧壁103以及底部104。
第二孔11h的形状可相似于第一孔10h的形状，但第二孔11h的尺寸小于第一孔10h的尺寸。第二孔11h可具有从50μm到400μm的高度，例如从图43所示第一晶种层11的上表面111到第二孔11h的底部114间的垂直距离。第二孔11h在上表面111的开口可具有从15μm到70μm的宽度或从7.5μm到35μm的半径。
第一晶种层11可以是或可以包含但不限于例如钛铜(TiCu)，包含具有从800埃到1200埃的厚度的钛层以及具有从1800埃到2200埃的厚度的铜层，其中钛层具有实质上为7.22欧姆(ohm)的薄层电阻(sheetresistance)且铜层具有实质上为0.14欧姆的薄层电阻。
参考图44，可在第一晶种层11上形成掩模11P。掩模11P可以是或可以包含但不限于例如光致抗蚀剂(photoresist，PR)层或干抗蚀剂膜(dry-resistfilm)，且可使用例如压合(press)或积层(laminate)方式将掩模11P形成于第一晶种层11上以覆盖部分第一晶种层11。掩模11P可以是形成在第一晶种层11上但显露第二孔11h的图案化掩模11P。
参考图45，可使用但不限于电镀工艺在未被掩模11P覆盖的第一晶种层11上以及第二孔11h中形成第一图案化金属层12。第一图案化金属层12可以是或可以包含但不限于例如铜或其它金属。
参考图46，可使用但不限于剥除(stripping)或去光致抗蚀剂(photoresiststripping)技术移除图45中的掩模11P，再进一步使用但不限于例如蚀刻(etching)技术移除未被第一图案化金属层12所覆盖的第一晶种层11。
参考图46A，图46A是图46中第一晶种层11和第一图案化金属层12的放大图。由图46A可看出，第一图案化金属层12位于第一晶种层11上且位于第二孔11h中。第二孔11h在衬底10的第一表面101的开口处并不存在第一晶种层11。第一晶种层11所包含的钛层具有实质上为7.22欧姆的薄层电阻，远大于铜层(例如第一图案化金属层12)所具有的薄层电阻(实质上为0.14欧姆)。由于第二孔11h在衬底10的第一表面101的开口处并不具有第一晶种层11，因此可以大幅提高半导体装置4的导电性。
可通过比较图32与图41的结构来了解图46A所示结构的特点。
参考图32，半导体装置3的第一图案化金属层12通过第二晶种层17、第二图案化金属层18以及电性连接元件20连接其它电路元件(未展示)。
参考图41，半导体装置4的第一图案化金属层12通过第二图案化金属层18以及电性连接元件20连接其它电路元件(图未示)。由于半导体装置4具有图46A所示的结构，因此其导电性与图32所示的半导体装置3相较之下相对优选。
参考图47，可在第一图案化金属层12以及衬底10的第一表面101上形成电容器CP。可使用但不限于溅镀技术(sputter)在衬底10的第一表面101以及第一图案化金属层12上形成第二金属层13。第二金属层13可以是或可以包含但不限于例如铝铜(AlCu)、铜(Cu)或其它金属或合金，且第二金属层13可具有从1μm到16μm的厚度。
可在第二金属层13上形成第一电介质层14。可使用但不限于溅镀技术在第二金属层13上沉积(deposit)第一电介质层14。可在第二金属层13上形成薄膜层，薄膜层可以是或可以包含但不限于例如钽(Tantalum，Ta)，再使用阳极氧化(anodicoxidation)技术将含有钽的薄膜层氧化成五氧化二钽(Ta2O5)以形成含有五氧化二钽的第一电介质层14。在本发明的实施例中，第一电介质层14可具有从到的厚度。
可在第一电介质层14上形成第一金属层15。可使用但不限于溅镀技术在第一电介质层14上沉积第一金属层15。第一金属层15可以是或可以包含但不限于例如铝铜(AlCu)、铜(Cu)或其它金属或合金。第一金属层15可具有从0.25μm到1.1μm的第二厚度。由图47可看出，第二金属层13的面积可大于第一金属层15的面积。
参考图48，可使用但不限于涂布技术在衬底10的第一表面101上形成第一钝化层16，并使第一钝化层16包覆第一表面101、第一晶种层11、第一图案化金属层12以及电容器CP。
可在第一钝化层16中形成多个开口16O以显露部分第一图案化金属层12、第一金属层15和第二金属层13。第一钝化层16可以是或可以包含但不限于例如聚亚酰胺(polymide，PI)、TMMR或苯并环丁烯(Benzocyclobutene，BCB)。
参考图49，可在第一钝化层16上形成掩模16P。掩模16P可以是或可以包含但不限于例如光致抗蚀剂层或干抗蚀剂膜，且可使用例如压合或积层方式将掩模16P形成于第一钝化层16上以覆盖部分第一钝化层16。掩模16P可以是形成在第一钝化层15P上但未覆盖开口16O的图案化掩模16P。
参考图50，可使用但不限于电镀工艺在未被掩模16P覆盖的第一钝化层16上以及开口16O中形成第二图案化金属层18。第二图案化金属层18可以是或可以包含但不限于例如铜或其它金属。部分第二图案化金属层18电性连接或接触第一图案化金属层12、第一金属层15和/或第二金属层13。
参考图51，可使用但不限于剥除或去光致抗蚀剂技术移除图50中的掩模16P。
参考图52，可使用但不限于涂布技术在第一钝化层16上形成第二钝化层19，使得第二钝化层19包覆第二图案化金属层18。可在第二钝化层19中形成多个开口19O以显露部分第二图案化金属层18。第二钝化层19可以是或可以包含，但不限于例如聚亚酰胺(polymide，PI)、TMMR或苯并环丁烯(Benzocyclobutene，BCB)。
参考图53，可使用但不限于暂时性黏胶将第二钝化层19黏贴到承载体(carrier)19C上。
参考图54，可使用但不限于研磨(grinding)或化学机械研磨(ChemicalMechanicalPolishing/Planarization)技术来薄化衬底10，并且磨除第一晶种层11的底部114而使第二表面102显露第一晶种层11的侧壁113以及第一图案化金属层12。
参考图55，可在衬底10的第二表面102上形成掩模10P。掩模10P可以是或可以包含但不限于例如光致抗蚀剂层或干抗蚀剂膜，且可使用例如压合或积层方式将掩模10P形成于衬底10的第二表面102上以覆盖部分第二表面102。掩模10P可以是形成在第二表面102上但显露第一晶种层11以及第一图案化金属层12的图案化掩模10P。
参考图56，可使用但不限于电镀工艺在未被掩模10P覆盖的第二表面102上形成第三图案化金属层21。第三图案化金属层21可以是或可以包含但不限于例如铜或其它金属。部分第三图案化金属层21电性连接或接触第一图案化金属层12和第一晶种层11。
参考图57，可使用但不限于剥除或去光致抗蚀剂技术移除图56中的掩模10P。
参考图58，可使用但不限于涂布技术在第二表面102上形成第三钝化层22，使得第三钝化层22包覆第二表面102和第三图案化金属层21。第三图案化金属层21可以是或可以包含但不限于例如聚亚酰胺(polymide，PI)、TMMR或苯并环丁烯(Benzocyclobutene，BCB)。
参考图59，在本发明的一实施例中，可在第三钝化层22中形成多个开口22O以显露部分第三图案化金属层21。
参考图60，可以机械或人工方式移除承载体19C。可分别开口19O和开口22O中以焊球植入技术(solderbumping/solderimplanting)形成至少一个电性连接元件20。电性连接元件20可以是或可以包含但不限于例如焊锡(solder)。
图61到62是根据本发明另一实施例的半导体装置的制造方法的示意图。参考图61，可在形成图43所示的第一晶种层11后使用但不限于电镀工艺在第一晶种层11上以及第二孔11h中形成第二金属层13。第二金属层13可以是或可以包含但不限于例如铜或其它金属。
参考图62，可在图61所示的第二金属层13上形成掩模12P。掩模12P可以是或可以包含但不限于例如光致抗蚀剂层或干抗蚀剂膜，且可使用例如压合或积层方式将掩模12P形成于第二金属层13上以覆盖部分第二金属层13。掩模12P可以是图案化掩模12P。可利用但不限于蚀刻技术移除未被掩模12P覆盖的第二金属层13以形成图46所示的结构。
上述实施例仅为说明本发明的原理及其功效，而非用以限制本发明。因此，所属领域的技术人员可对上述实施例进行修改及变化而不脱离本发明的精神。本发明的权利范围应如所附权利要求书所列。

Claims (12)

1.一种半导体装置，其包括：
衬底，所述衬底具有第一表面；
第一晶种层，所述第一晶种层位于所述第一表面上；
第一图案化金属层，所述第一图案化金属层位于所述第一晶种层上且具有第一厚度，所述第一图案化金属层具有第一图案化金属层的第一部分以及第一图案化金属层的第二部分；
第一电介质层，所述第一电介质层位于所述第一图案化金属层的所述第一部分上；以及
第一金属层，所述第一金属层位于所述第一电介质层上且具有第二厚度，其中所述第一厚度大于所述第二厚度，
其中所述第一图案化金属层的所述第一部分、所述第一电介质层以及所述第一金属层形成电容器，所述第一图案化金属层的所述第一部分为所述电容器的下电极，且所述第一图案化金属层的所述第二部分为电感器。
2.根据权利要求1所述的半导体装置，其进一步包括第二金属层，所述第二金属层位于所述第一图案化金属层的所述第一部分上或位于所述第一图案化金属层的所述第一部分与所述第一电介质层之间，且所述第二金属层具有第三厚度，其中所述第三厚度大于所述第二厚度。
3.根据权利要求2所述的半导体装置，其进一步包括第一钝化层，所述第一钝化层位于所述第一表面上且包覆所述第一晶种层、所述第一图案化金属层、所述第一电介质层、所述第一金属层以及所述第二金属层，其中所述第一钝化层具有至少一个开口以暴露所述第一金属层。
4.根据权利要求3所述的半导体装置，其中所述第一钝化层的至少一个开口暴露所述第二金属层或所述第一图案化金属层。
5.根据权利要求4所述的半导体装置，其进一步包括第三金属层，所述第三金属层位于所述第一钝化层上，且位于所述第一钝化层的至少一个开口所暴露的所述第一图案化金属层以及所述第一金属层上。
6.根据权利要求4所述的半导体装置，其进一步包括第二晶种层，所述第二晶种层位于所述第一钝化层上，且位于所述第一钝化层的至少一个开口所暴露的所述第一图案化金属层以及所述第一金属层上。
7.根据权利要求6所述的半导体装置，其进一步包括第二图案化金属层，所述第二图案化金属层位于所述第二晶种层上。
8.一种制造半导体装置的方法，其包括：
(a)提供衬底，所述衬底具有第一表面；
(b)在所述衬底的第一表面上提供第一晶种层；
(c)在所述第一晶种层上形成第一图案化金属层，所述第一图案化金属层具有第一厚度，且所述第一图案化金属层具有所述第一图案化金属层的第一部分以及所述第一图案化金属层的第二部分；
(d)在所述第一图案化金属层的所述第一部分上方形成第一电介质层；以及
(e)在所述第一电介质层上形成第一金属层，所述第一金属层具有第二厚度，其中所述第一厚度大于所述第二厚度，其中所述第一图案化金属层的所述第一部分、所述第一电介质层以及所述第一金属层形成电容器，所述第一图案化金属层的所述第一部分为所述电容器的下电极，且所述第一图案化金属层的所述第二部分为电感器。
9.根据权利要求8所述的半导体装置的制造方法，在步骤(c)之后，进一步包括：(c1)利用所述第一图案化金属层作为掩模以移除未被所述第一图案化金属层覆盖的第一晶种层。
10.根据权利要求8所述的半导体装置的制造方法，在步骤(c)之后，进一步包括：(c2)在所述第一图案化金属层的所述第一部分上形成第二金属层，且所述第二金属层的部分位于所述第一图案化金属层的所述第一部分与所述第一电介质层之间，所述第二金属层具有第三厚度，其中所述第三厚度大于所述第二厚度。
11.一种半导体装置，其包括：
衬底，所述衬底具有第一表面、相对于所述第一表面的第二表面以及多个贯穿所述衬底的第一孔；
第一晶种层，所述第一晶种层位于所述第一表面以及所述多个第一孔的侧壁上，所述第一晶种层沿着每一所述多个第一孔围绕出第二孔；
第一图案化金属层，所述第一图案化金属层位于所述第一晶种层上以及所述第二孔中，所述第一图案化金属层具有第一厚度，所述第一图案化金属层具有所述第一图案化金属层的第一部分以及所述第一图案化金属层的第二部分；
第一电介质层，所述第一电介质层位于所述第一图案化金属层的所述第一部分上；以及
第一金属层，所述第一金属层位于所述第一电介质层上且具有第二厚度，其中所述第一厚度大于所述第二厚度，
其中所述第一图案化金属层的所述第一部分、所述第一电介质层以及所述第一金属层形成电容器，所述第一图案化金属层的所述第一部分为所述电容器的下电极，且所述第一图案化金属层的所述第二部分为电感器。
12.根据权利要求11所述的半导体装置，其进一步包括第二金属层，所述第二金属层位于所述第一图案化金属层的所述第一部分上或位于所述第一图案化金属层的所述第一部分与所述第一电介质层之间，且所述第二金属层具有第三厚度，其中所述第三厚度大于所述第二厚度。
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