CN105122652B - Ad转换电路和摄像装置 - Google Patents

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Abstract

AD转换电路具有：参照信号生成部，其生成根据由所述第1恒定电流源所输出的恒定电流而发生变化的参照信号；比较部，其执行模拟信号与所述参照信号的比较处理，在所述参照信号相对于所述模拟信号满足规定的条件的时机结束所述比较处理；时钟生成部，其根据由第2恒定电流源输出的恒定电流，输出基于从多个延迟单元输出的信号的下位相位信号；锁存部，其在所述比较处理结束的时机锁存所述下位相位信号；以及计数部，其对基于所述下位相位信号的时钟进行计数，所述第1恒定电流源输出由单位电流源根据偏置电压而输出的单位电流的m倍的电流，所述第2恒定电流源输出所述单位电流的n倍的电流，所述AD转换电路根据所述锁存部所锁存的所述下位相位信号和所述计数部的计数结果，输出与所述模拟信号对应的数字数据。

Description

AD转换电路和摄像装置
技术领域
本发明涉及AD转换电路以及具有该AD转换电路的摄像装置。
本申请基于2013年4月18日在日本提出的专利申请2013-087853号并主张其优先权，这里引用其内容。
背景技术
提出了一种所谓纵列ADC型固体摄像装置，在与按照行列状配置在摄像部的像素列对应设置的纵列部中内设有AD转换功能。作为AD转换方式存在(1)逐次比较型AD转换方式、(2)单斜率型AD转换方式、(3)循环型AD转换方式、(4)ΔΣ型AD转换方式等。提出了将应用了除此之外的AD转换方式的tdcSS(＝time to digital converter Single Slope，时间-数字转换器单斜率)型ADC(＝Analog to Digital Converter)电路设置于纵列部的纵列ADC型固体摄像装置(例如，参照专利文献1)。在该提案中，示出了能够通过使用tdcSS型ADC电路，而比较容易地以高S/N对来自像素的信号进行AD转换。
图7示出以往例的tdcSS型ADC电路的结构的一例。图7所示的tdcSS型ADC电路具有：时钟生成部1018、参照信号生成部1019、计数部1103、锁存部1108、以及比较部1109。
参照信号生成部1019生成电压值随时间的经过而增加或者减少的斜波。时钟生成部1018具有：延迟部1021，其具有由多个延迟单元构成的振荡电路，根据起动脉冲StartP，输出由从多个延迟单元输出的时钟CK[0]～CK[16]构成的下位相位信号；以及恒定电流源1022，其根据偏置电压Vbias而供给用于驱动延迟单元的电流。
比较部1109具有：第1输入端子IN1，其用于输入作为AD转换的对象的模拟信号Vin；第2输入端子IN2，其用于输入来自参照信号生成部1019的斜波；以及输出端子OUT，其输出模拟信号Vin和斜波的比较结果，对模拟信号Vin与斜波进行比较，在斜波相对于模拟信号Vin满足规定的条件的时机结束比较处理。锁存部1108在比较部1109的比较处理结束的时机锁存来自时钟生成部1018的下位相位信号的逻辑状态。计数部1103将构成来自时钟生成部1018的下位相位信号的时钟CK[0]～CK[16]中的1个作为计数时钟进行计数，得到计数值。
比较部1109进行斜波与模拟信号Vin的比较的时间是与模拟信号Vin的电压值对应的时间，计测该时间而得到的结果作为由锁存部1108锁存的下位相位信号的数据与计数部1103进行计数后的结果的数据而被得到。能够通过对这些数据进行例如2进制化，而得到作为AD转换结果的数字数据。
接着，对时钟生成部1018进行说明。作为tdcSS型ADC电路的时钟生成部1018优选使用VCO(＝Voltage Controlled Oscillator，电压控制振荡器)电路等圆环延迟电路。图8示出时钟生成部1018的结构的一例。时钟生成部1018具有延迟部1021和恒定电流源1022a、1022b。恒定电流源1022a、1022b与图7的恒定电流源1022对应。
延迟部1021具有将17个延迟单元DU[0]～DU[16]连接成环状的振荡电路。向延迟单元DU[0]的一个输入端子输入起动脉冲StartP，向另一个输入端子输入来自延迟单元DU[16]的时钟CK[16]。向延迟单元DU[1]～延迟单元DU[15]的一个输入端子输入来自电压源VDD的电压，向另一个输入端子输入来自前级的延迟单元的时钟。在tdcSS型ADC电路的动作期间中，将电压源VDD的电压设定为高电平。向延迟单元DU[16]的一个输入端子输入来自延迟单元DU[13]的时钟CK[13]，向另一个输入端子输入来自前级的延迟单元DU[15]的时钟CK[15]。来自延迟单元DU[13]的时钟CK[13]除了输入到1级后的延迟单元DU[14]，还输入到3级后的延迟单元DU[16]。
图9示出起动脉冲StartP和延迟部1021的输出信号(时钟CK[0]～CK[16])的波形。图9的水平方向表示时间，垂直方向表示信号电压。输入到第1级的延迟单元DU[0]的起动脉冲StartP的逻辑状态从L(Low)状态变化到H(High)状态，从而延迟单元DU[0]～DU[16]开始进行迁移动作。在从起动脉冲StartP的逻辑状态发生变化起经过了延迟单元DU[0]的延迟时间tdly[sec]后的时机，从延迟单元DU[0]输出的时钟CK[0]的逻辑状态从H状态变化到L状态。接着，在从时钟CK[0]的逻辑状态发生变化起经过了延迟单元DU[1]的延迟时间tdly[sec]后的时机，从延迟单元DU[1]输出的时钟CK[1]的逻辑状态从L状态变化到H状态。之后，从各延迟单元输出的时钟的逻辑状态以同样的方式依次发生变化。
恒定电流源1022a、1022b流过用于驱动延迟单元DU[0]～DU[16]的恒定电流。恒定电流源1022a、1022b的电流值是单位电流源的电流值的n倍即n×I[A](n：大于0的系数，I：单位电流源的电流值)。单位电流源的电流值被偏置电压Vbias控制。
延迟部1021按照与延迟单元DU[*](*：0～16)的延迟时间tdly[sec]对应的规定的频率进行动作。延迟单元DU[*](*：0～16)的延迟时间tdly[sec]根据流过延迟单元DU[*](*：0～16)的电流值n×I[A]而发生变化。具体而言，延迟部1021的动作频率freq.[Hz]根据恒定电流源1022a、1022b的电流值n×I[A]而发生变化，以在规定的电流值的范围内如果电流值变大则动作频率与其大致成比例地变高、如果电流值变小则动作频率与其大致成比例地变低的方式进行控制。即，在规定的电流值的范围内，能够得到电流值n×I[A]与动作频率freq.[Hz]大致成比例的关系。
(1)式表示延迟部1021的动作频率freq.[Hz]。只是，N是构成延迟部1021的延迟单元的数量，tdly是延迟单元的延迟时间，k是系数，CL是负载电容，Vdd是电源电压。
【数1】
图10示出根据(1)式的电流值n×I[A]与动作频率freq.[Hz]的关系。图10的水平方向表示电流值n×I[A]，垂直方向表示动作频率freq.[Hz]。在规定的电流范围中，动作频率freq.[Hz]与电流值n×I[A]大致成比例。
现有技术文献
专利文献
专利文献1：日本国特开2011-250009号公报
发明内容
发明要解决的问题
作为上述的tdcSS型ADC电路的参照信号生成部1019，通常使用DAC(＝Digital toAnalog Converter)电路或者积分电路。以下，对以往的tdcSS型ADC电路的问题点进行说明。
(利用积分电路构成参照信号生成部的情况的问题)
首先，对将积分电路应用于参照信号生成部1019的tdcSS型ADC电路的问题点进行说明。通常在电源(电压源或者电流源)中重叠有1/f噪声这样的频率比较低的(长周期的)噪声。如果在圆环延迟电路的偏置电压Vbias(恒定电压值：Vconst.[V])中重叠了1/f噪声电压Vn(t)(t：时间)，则如(2)式所示，偏置电压Vbias随着时间发生变化。
【数2】
Vbias(t)＝Vconst.+Vn(t)…(2)
偏置电压Vbias[V]控制单位电流源的电流值I[A]，如果偏置电压Vbias[V]发生变化，则单位电流源的电流值I[A]也与其对应地发生变化。图11示出单位电流源的电流值I[A]的时间变化。在图11的左侧示出根据(2)式在恒定的电压值Vconst.[V]中重叠1/f噪声电压Vn(t)的形式。在图11的右侧示出单位电流源的电流值I[A]的图。图的水平方向表示时间t，垂直方向表示单位电流源的电流值I(t)。电流值Iconst.[A]是与电压值Vconst.[V]对应的恒定的电流值，1/f噪声电流值In(t)[A]是根据1/f噪声电压Vn(t)而发生变化的电流值。(3)式表示单位电流源的电流值I(t)、电流值Iconst.[A]、1/f噪声电流值In(t)[A]的关系。
【数3】
I(t)＝Iconst.+In(t)…(3)
例如，如果图11的时刻t1时的AD转换的电流值I(t1)与时刻t2时的AD转换的电流值I(t2)不同，则如图10所示，圆环延迟电路的动作频率也不同。假定斜波的斜率恒定、即每次进行AD转换时斜波的斜率不发生变化，则即使对同样的模拟信号进行AD转换，根据圆环延迟电路的动作频率，AD转换结果也不同。即，由于斜波的变化与圆环延迟电路的动作不同步，因此有可能产生由此引起的AD转换结果的偏差(第1问题)。并且，还认为通过使用PLL电路等同步电路，而使圆环延迟电路的动作与规定频率的时钟同步(锁定)，但芯片面积会大幅增大(第2问题)。也可以外装同步电路或内置于同步电路内的元件(电阻、电容等)，但芯片整体的面积变得更大。
(由DAC电路构成参照信号生成部的情况的问题)
接着，对将DAC电路应用于参照信号生成部1019的tdcSS型ADC电路的问题点进行说明。在使用DAC电路数字性地生成斜波的情况下，需要使斜波的级段精细。即，DAC电路需要与AD转换的分辨率相同程度的分辨率。例如相对于分辨率是12bit的AD转换，需要分辨率是12bit左右的DAC电路。
在AD转换的分辨率是12bit、DAC电路所需要的分辨率是12bit左右的情况下，能够根据例如圆环延迟电路的输出来控制DAC电路，而使圆环延迟电路与DAC电路的动作同步。因此，能够抑制因动作频率的变化而引起的影响。即，即使在偏置电压中重叠1/f噪声而使圆环延迟电路的动作频率发生变化的情况下，DAC电路的动作频率也同步地发生变化，因此例如能够在不使用PLL电路等同步电路的情况下，容易地实现圆环延迟电路与DAC电路的同步。但是，在能够以高分辨率且高速地进行动作的DAC电路中，该体系结构受到限定，电路变得复杂。其结果为，芯片面积变大(第2问题)。
本发明是鉴于上述的课题(第1问题和第2问题)而完成的，其目的在于，提供能够抑制AD转换结果的偏差和芯片面积的增大的AD转换电路和摄像装置。
用于解决问题的手段
根据本发明的第1方式，AD转换电路具有：参照信号生成部，其具有至少具备电容元件和第1恒定电流源的积分电路，所述参照信号生成部生成根据由所述第1恒定电流源所输出的恒定电流而发生变化的参照信号；比较部，其执行作为AD转换的对象的模拟信号与所述参照信号的比较处理，在所述参照信号相对于所述模拟信号满足规定的条件的时机结束所述比较处理；时钟生成部，其具有具备多个延迟单元的延迟部，该多个延迟单元根据由第2恒定电流源输出的恒定电流，使所输入的信号延迟规定的时间并输出，所述时钟生成部输出基于从所述多个延迟单元输出的信号的下位相位信号；锁存部，其在所述比较处理结束的时机锁存所述下位相位信号；以及计数部，其对基于所述下位相位信号的时钟进行计数，在使m和n为正实数时，所述第1恒定电流源输出由单位电流源根据偏置电压而输出的单位电流的m倍的电流，所述第2恒定电流源输出所述单位电流的n倍的电流，所述AD转换电路根据所述锁存部所锁存的所述下位相位信号和所述计数部的计数结果，输出与所述模拟信号对应的数字数据。
根据本发明的第2方式，在第1方式的AD转换电路中，所述单位电流源也可以具有栅极被施加所述偏置电压的晶体管。
根据本发明的第3方式，摄像装置具有：在该摄像部中行列状地配置了多个像素，所述像素具有光电转换元件，并且输出像素信号；以及第1方面或第2方面的AD转换电路，其被输入与所述像素信号对应的模拟信号。
发明效果
根据本发明，由于参照信号生成部中的第1恒定电流源和时钟生成部中的第2恒定电流源输出与和偏置电压同步的单位电流对应的电流，因此能够在不使用PLL电路等同步电路的情况下，使参照信号的变化与延迟部的动作同步。由此，能够抑制AD转换结果的偏差和芯片面积的增大。
附图说明
图1是示出本发明的第1实施方式的AD转换电路的结构的框图。
图2是示出本发明的第1实施方式的积分电路的结构的电路图。
图3是示出本发明的第1实施方式的积分电路的动作的时序图。
图4是示出本发明的第1实施方式的恒定电流源的结构的电路图。
图5是示出本发明的第1实施方式的恒定电流源的结构的电路图。
图6是示出本发明的第2实施方式的摄像装置的结构的框图。
图7是示出以往例的tdcSS型ADC电路的结构的一例的框图。
图8是示出时钟生成部的结构的一例的电路图。
图9是示出延迟部的动作的时序图。
图10是示出延迟部的动作频率的关系的图表。
图11是示出单位电流源的电流值的时间变化的图表。
具体实施方式
以下，参照附图，对本发明的实施方式进行说明。
(第1实施方式)
首先，对本发明的第1实施方式进行说明。图1示出本实施方式的AD转换电路的结构的一例。图1所示的AD转换电路具有：时钟生成部18、参照信号生成部19、计数部103、锁存部108、以及比较部109。
参照信号生成部19具有具备恒定电流源23(第1恒定电流源)的积分电路，生成作为参照信号的斜波，该斜波根据由恒定电流源23输出的恒定电流，电压值随时间的经过而增加或者减少。时钟生成部18具有：延迟部21，其具有由多个延迟单元构成的振荡电路，根据起动脉冲StartP，输出由从多个延迟单元输出的时钟CK[0]～CK[16]构成的下位相位信号；以及恒定电流源22(第2恒定电流源)，其根据偏置电压，供给用于驱动延迟单元的电流。延迟部21的结构与例如图8所示的延迟部1021的结构相同。恒定电流源22与图8的恒定电流源1022a、1022b相对应。控制参照信号生成部19的恒定电流源23的偏置电压与控制时钟生成部18的恒定电流源22的偏置电压是共同的偏置电压Vbias。
比较部109具有：第1输入端子IN1，其被输入作为AD转换的对象的模拟信号Vin；第2输入端子IN2，其被输入来自参照信号生成部19的斜波；以及输出端子OUT，其输出模拟信号Vin和斜波的比较结果，对模拟信号Vin与斜波进行比较，在斜波相对于模拟信号Vin满足了规定的条件的时机结束比较处理。锁存部108在比较部109的比较处理结束的时机锁存来自时钟生成部18的下位相位信号的逻辑状态(H状态(与1对应)或者L状态(与0对应))。计数部103将构成来自时钟生成部18的下位相位信号的时钟CK[0]～CK[16]中的1个作为计数时钟来进行计数，得到计数值。
比较部109进行斜波与模拟信号Vin的比较的时间是与模拟信号Vin的电压值对应的时间，计测该时间而得到的结果作为由锁存部108锁存的下位相位信号的数据和计数部103进行计数后的结果的数据而被得到。通过对这些数据进行例如二进制化，而能够得到作为AD转换结果的数字数据。
图2示出参照信号生成部19所具有的积分电路的结构的一例。积分电路由电容元件Cref、开关元件SWset、SWref、恒定电流源23构成。开关元件SWset是用于切换电容元件Cref与电压源VDD(电压值：Vdd)的连接的开关。开关元件SWref是用于切换电容元件Cref与恒定电流源23的连接的开关。
开关元件SWset的一端与电压源VDD连接。开关元件SWref的一端与开关元件SWset的另一端连接。恒定电流源23的一端与开关元件SWref的另一端连接，恒定电流源23的另一端接地。电容元件Cref的一端与开关元件SWset的另一端连接，电容元件Cref的另一端接地。开关元件SWset的接通与断开被控制信号Set控制，开关元件SWref的接通与断开被起动脉冲StartP控制。电容元件Cref的一端的电压作为斜波被输出。
恒定电流源23所输出的电流的电流值是单位电流源的电流值(单位电流)的m倍即m×I[A](m：大于0的系数，I：单位电流源的电流值)。单位电流源的电流值被偏置电压Vbias控制。
接着，说明积分电路的动作。图3示出积分电路的动作。图3的水平方向表示时间，垂直方向表示电压值。图3中示出控制信号Set、起动脉冲StartP、斜波的电压VRamp(t)的波形。
首先，通过使控制信号Set从L电平变化到H电平而使开关元件SWset成为接通状态，电容元件Cref的一端与电压源VDD连接(时刻t0)。由此，将斜波的电压VRamp(t)复位到电压值Vdd(VRamp(t)＝Vdd)。接着，在通过使控制信号Set从H电平变化到L电平而使开关元件SWset成为断开状态后，通过使起动脉冲StartP从L电平变化到H电平而使开关元件SWref成为接通状态，电容元件Cref的一端与恒定电流源23连接(时刻t1)。由此，流过与恒定电流源23所输出的电流的电流值m×I[A]对应的电流。在偏置电压Vbias中重叠噪声的情况下，电流值m×I[A]根据偏置电压Vbias的变化而变化。
在从开关元件SWref成为接通状态的时刻(时刻t1)到开关元件SWref成为断开状态的时刻(时刻t2)为止的任意时刻t时的斜波的电压VRamp(t)为以下的(4)式。在(4)式中，C是电容元件Cref的电容值。
【数4】
如(4)式所示，能够得到以恒定的斜率变化的斜波。系数m越大、斜波的斜率越大，系数m越小、斜波的斜率越小。时钟生成部18的动作频率为上述的(1)式，参照信号生成部19所生成的斜波的电压为(4)式。在(1)式的分子和(4)式的第2项的分子中存在单位电流源的电流值I的项，因此能够使参照信号生成部19的斜波的变化与延迟部21的动作大致同步。
图4示出恒定电流源22、23的结构的一例。恒定电流源23具有：作为相同的PMOS晶体管的晶体管MP1、MP2、MP3、MP4、MP5、作为相同的NMOS晶体管的晶体管MN1、MN2、MN3、以及输出偏置电压Vbias(第1偏置电压)的电压源V1。恒定电流源22具有：作为相同的PMOS晶体管的晶体管MP6、MP7、MP8、以及作为相同的NMOS晶体管的晶体管MN4、MN5。
将偏置电压Vbias输入到晶体管MN1的栅极端子。晶体管MN1构成单位电流源，输出与输入到栅极端子的偏置电压Vbias对应的电流(电流值：I[A])。从并联连接的晶体管MP1、MP2向晶体管MN1供给电流。晶体管MP1、MP2供给相同电流(电流值：1/2×I[A])。由于晶体管MP2的栅极端子与晶体管MP3、MP4、MP5的栅极端子连接，因此晶体管MP2、MP3、MP4、MP5的栅极端子的电压相同。由此，晶体管MP2和晶体管MP3、MP4、MP5构成电流镜，向晶体管MP2、MP3、MP4、MP5流过相同的电流(电流值：1/2×I[A])。
并且，晶体管MP2的栅极端子与晶体管MP1的栅极端子和晶体管MN1的漏极端子连接。因此，晶体管MP1、MP2的偏置电压(第2偏置电压)是输入到晶体管MN1的栅极端子的偏置电压Vbias与晶体管MN1的栅极-漏极间电压的和，成为与偏置电压Vbias同步的电压。由此，使晶体管MP2、MP3、MP4、MP5流过与偏置电压Vbias同步的电流。
晶体管MP3、MP4、MP5的漏极端子与晶体管MN2的漏极端子连接。使晶体管MN2流过从晶体管MP3、MP4、MP5供给的电流的合计电流(电流值：3/2×I[A])。晶体管MN2、MN3构成电流镜，使晶体管MN3流过与流过晶体管MN2的电流相同的电流。并且，流过晶体管MN3的电流与由构成单位电流源的晶体管MN1所输出的电流同步。流过晶体管MN3的电流是流过图2的恒定电流源23的电流(电流值：m×I[A])。在本例的情况下，m＝3/2。因此，参照信号生成部19所生成的斜波与偏置电压Vbias同步。
并且，由于晶体管MP2的栅极端子与晶体管MP6、MP7、MP8的栅极端子连接，因此晶体管MP2、MP6、MP7、MP8的栅极端子的电压相同。由此，晶体管MP2与晶体管MP6、MP7、MP8构成电流镜，使晶体管MP2、MP6、MP7、MP8流过相同的电流(电流值：1/2×I[A])。
并且，如上所述，晶体管MP1、MP2的偏置电压是输入到晶体管MN1的栅极端子的偏置电压Vbias与晶体管MN1的栅极-漏极间电压的和，成为与偏置电压Vbias同步的电压。由此，使晶体管MP1、MP2、MP6、MP7、MP8流过与偏置电压Vbias同步的电流。
晶体管MP6、MP7、MP8的漏极端子与晶体管MN4的漏极端子连接。使晶体管MN4流过与从晶体管MP6、MP7、MP8供给的电流的合计电流(电流值：3/2×I[A])。晶体管MN4、MN5构成电流镜，使晶体管MN5流过与流过晶体管MN4的电流相同的电流。并且，流过晶体管MN5的电流与由构成单位电流源的晶体管MN1所输出的电流同步。流过晶体管MN5的电流是流过延迟部21的延迟单元的电流。因此，延迟单元的动作与偏置电压Vbias同步。
如上所述，在各PMOS晶体管相同且各NMOS晶体管相同的的情况下，构成灌电流型电流源，其生成流过单位电流源的电流值的3/2倍的电流值。另外，电流源也与可以与灌电流同样地构成。并且，通过变更构成电流镜的晶体管的数量或者尺寸，而能够分别在恒定电流源22、23中，针对任意的m(其中m>0)得到电流值是m×I[A]的电流。
在本例中，由恒定电流源22、23得到的电流值相同，但也可以以由恒定电流源22得到的电流值与由恒定电流源23得到的电流值不同的方式构成恒定电流源22、23。并且，在本例中，电压源V1和晶体管MP1、MP2、MN1在恒定电流源23内，但它们可以在恒定电流源22内，也可以在恒定电流源22、23外。
如上所述，根据本实施方式，由于参照信号生成部19中的恒定电流源23和时钟生成部18中的恒定电流源22输出与和偏置电压Vbias同步的偏置电压(晶体管MP2的偏置电压)对应的电流(与单位电流源所输出的电流同步的电流)，因此能够使斜波的变化与延迟部21的动作同步。因此，即使在1/f噪声这样的频率比较低的噪声重叠于偏置电压Vbias上的情况下，也能够抑制AD转换结果的偏差。并且，由于可以不使用PLL电路等同步电路，因此能够抑制芯片面积的增大。
并且，由将偏置电压Vbias施加到栅极的晶体管(晶体管MN1)构成单位电流源，由此能够容易地构成单位电流源。
此外，图5示出恒定电流源22、23的结构的另一例。由于恒定电流源23的结构与图4的结构大致相同，因此省略关于恒定电流源23的结构的说明。恒定电流源22具有：作为相同的PMOS晶体管的晶体管MP6、MP7、MP8、MP9、MP10、MP11、MP12、以及作为相同的NMOS晶体管的晶体管MN4、MN5、MN6、MN7。
将偏置电压Vbias输入到晶体管MN6、MN7的栅极端子。晶体管MN6、MN7构成单位电流源，输出与输入到栅极端子的偏置电压Vbias对应的电流(电流值：I[A])。从并联连接的晶体管MP9、MP10、MP11、MP12向晶体管MN6、MN7供给电流。晶体管MP9、MP10、MP11、MP12提供相同的电流(电流值：1/2×I[A])。由于晶体管MP12的栅极端子与晶体管MP6、MP7、MP8的栅极端子连接，因此晶体管MP6、MP7、MP8、MP9、MP10、MP11、MP12的栅极端子的电压相同。由此，晶体管MP12与晶体管MP6、MP7、MP8构成电流镜，在晶体管MP6、MP7、MP8、MP9、MP10、MP11、MP12中流过相同的电流(电流值：1/2×I[A])。
并且，晶体管MP12的栅极端子与晶体管MP9、MP10、MP11的栅极端子及晶体管MN6的漏极端子连接。因此，晶体管MP9、MP10、MP11、MP12的偏置电压(第3偏置电压)成为输入到晶体管MN6、MN7的栅极端子的偏置电压Vbias与晶体管MN1的栅极-漏极间电压的和，成为与偏置电压Vbias同步的电压。由此，在晶体管MP6、MP7、MP8、MP9、MP10、MP11、MP12中流过与偏置电压Vbias同步的电流。
晶体管MP6、MP7、MP8的漏极端子与晶体管MN4的漏极端子连接。在晶体管MN4中流过从晶体管MP6、MP7、MP8供给的电流的合计电流(电流值：3/2×I[A])。晶体管MN4、MN5构成电流镜，在晶体管MN5中流过与流过晶体管MN4的电流相同的电流。并且，流过晶体管MN5的电流与由构成单位电流源的晶体管MN6、MN7所输出的电流同步。流过晶体管MN5的电流是流过延迟部21的延迟单元的电流。因此，延迟单元的动作与偏置电压Vbias同步。
(第2实施方式)
接着，对本发明的第2实施方式进行说明。图6示出本实施方式的摄像装置的结构的一例。图6所示的摄像装置1具有：摄像部2、读出电流源部5、模拟部6、垂直选择部12、水平选择部14、ADC群15、输出部17、时钟生成部18、参照信号生成部19、以及控制部20。
摄像部2中包含光电二极管(光电转换元件)和像素内放大器，输出与入射光量对应的像素信号的单位像素3按照行列状进行配置。控制部20是用于从摄像部2中读出像素信号，并进行AD转换的控制电路。垂直选择部12经由行控制线11进行摄像部2的行地址和行扫描的控制。水平选择部14进行ADC群15的列地址和列扫描的控制。读出电流源部5是用于将来自摄像部2的像素信号读出作为电压信号的电流源。模拟部6根据需要实施放大等处理。
参照信号生成部19生成作为参照信号的斜波，其电压值随着时间的经过而增加或者减少。时钟生成部18具有VCO100，根据由控制部20提供的起动脉冲而生成时钟信号。
ADC群15具有n(n为2以上的自然数)比特的数字信号转换功能，具有在与各像素列对应的每个垂直信号线13上设置的列ADC部16。列ADC部16与参照信号生成部19和时钟生成部18一同构成模拟-数字转换单元(AD转换电路)，该模拟-数字转换单元将从摄像部2的选择像素行的单位像素3读出的模拟的像素信号转换成数字数据。
列ADC部16具有比较部109、锁存部108、计数部103、存储部104。比较部109对来自参照信号生成部19的斜波与每个行控制线11上从单位像素3经由各垂直信号线13而得到的模拟信号进行比较。锁存部108具有锁存电路，其对由从时钟生成部18输出的多个时钟信号构成的下位相位信号的逻辑状态进行锁存(保持/存储)。计数部103将构成该下位相位信号的时钟信号中的1个作为计数时钟进行计数。比较部109进行斜波与模拟信号的比较的时间是与像素信号的电压值对应的时间，计测该时间而得到的结果作为由锁存部108锁存的下位相位信号的数据与计数部103进行计数后的结果的数据而被得到。
将锁存在锁存部108和计数部103中的数据传输到存储部104。存储部104与水平传输线连接。输出部17包含读出放大器电路，针对输出到水平传输线的数据进行二进制化和减法运算，将最终的AD转换结果的数据输出到摄像装置1的外部。
接着，对摄像装置1的动作进行说明。利用第1次的读出动作，从摄像部2的选择行的各单位像素3中，作为模拟的像素信号，读出包含像素信号的杂音的复位电平，然后利用第2次的读出动作读出信号电平。并且，复位电平与信号电平经由垂直信号线13按照时间序列输入到ADC群15。
在从任意的行的单位像素3向垂直信号线13的第1次的读出稳定后，通过参照信号生成部19生成使参照电压按时间变化的斜波，输入到比较部109。比较部109进行斜波与垂直信号线13的模拟信号之间的电压比较。与向比较部109输入斜波并行，通过计数部103进行第1次的计数。
在斜波与垂直信号线13的模拟信号之间的电压的大小关系反转时，比较部109的输出反转，同时将与比较部109进行比较的期间对应的数据锁存在锁存部108和计数部103中。在该第1次的读出时，由于单位像素3的复位电平的偏差通常较小，并且复位电压在所有像素中是共同的，因此输出到任意的垂直信号线13的模拟信号的电压与已知的值大约相等。因此，在第1次的复位电平的读出时，能够通过适当调整斜波的电压而进一步缩短比较期间。将锁存在锁存部108和计数部103中的数据传输到存储部104。
在第2次的读出时，在复位电平的基础上读出与每个单位像素3的入射光量对应的信号电平，进行与第1次的读出相同的动作。即，在从任意的行的单位像素3向垂直信号线13的第2次的读出稳定后，由参照信号生成部19生成斜波，输入到比较部109。比较部109进行斜波与垂直信号线13的模拟信号之间的电压比较。与向比较部109输入斜波并行地，通过计数部103进行第2次的计数。
在斜波与垂直信号线13的模拟信号之间的电压的大小关系反转时，比较部109的输出反转，同时将与比较部109进行比较的期间对应的数据锁存在锁存部108和计数部103中。将锁存在锁存部108和计数部103中的数据传输到存储部104。
在以上的2次读出结束后，通过水平选择部14，保持在存储部104中的第1次和第2次的数据经由水平传输线被输出部17(的读出放大器电路)所检测到。接着，在输出部17中，对锁存在锁存部108中的数据进行二进制化，此外在从由第2次的读出得到的数据中减去由第1次的读出得到的数据后，将减法运算后的数据输出到外部。然后，依次对每行重复进行相同的动作，生成二维图像。另外，二进制化和减法运算也可以在列ADC部16内实施。
在本实施方式的摄像装置1中，通过应用例如第1实施方式的AD转换电路，而能够使斜波的变化与VCO100的动作同步。由此，能够抑制AD转换结果的偏差和芯片面积的增大。
以上，参照附图对本发明的实施方式进行详细描述，但具体的结构不限于上述的实施方式，还包含不脱离本发明的要旨的范围的设计变更等。
产业上的可利用性
本发明的各方式能够广泛应用于AD转换电路以及具有AD转换电路的摄像装置，能够抑制AD转换结果的偏差和芯片面积的增大。
标号说明
1：摄像装置；2：摄像部；5：读出电流源部；6：模拟部；12：垂直选择部；14：水平选择部；15：ADC群；17：输出部；18、1018：时钟生成部；19、1019：参照信号生成部；20：控制部；21、1021：延迟部；22、23、1022、1022a、1022b：恒定电流源；103、1103：计数部；104：存储部；108、1108：锁存部；109、1109：比较部。

Claims (4)

1.一种AD转换电路，其具有：
参照信号生成部，其具有至少具备电容元件和第1恒定电流源的积分电路，所述参照信号生成部生成根据由所述第1恒定电流源输出的恒定电流而变化的参照信号；
比较部，其执行作为AD转换的对象的模拟信号与所述参照信号的比较处理，在所述参照信号相对于所述模拟信号满足规定的条件的时机结束所述比较处理；
时钟生成部，其具有具备多个延迟单元的延迟部，该多个延迟单元根据由第2恒定电流源输出的恒定电流，使所输入的信号延迟规定的时间后输出，所述时钟生成部输出基于从所述多个延迟单元输出的信号的下位相位信号；
锁存部，其在所述比较处理结束的时机锁存所述下位相位信号；以及
计数部，其对基于所述下位相位信号的时钟进行计数，
在设m和n为正实数时，
所述第1恒定电流源输出由单位电流源根据偏置电压而输出的单位电流的m倍的电流，
所述第2恒定电流源输出由所述单位电流源根据所述偏置电压而输出的所述单位电流的n倍的电流，
所述AD转换电路根据所述锁存部所锁存的所述下位相位信号和所述计数部的计数结果，输出与所述模拟信号对应的数字数据。
2.根据权利要求1所述的AD转换电路，其中，
所述单位电流源具有栅极被施加所述偏置电压的晶体管。
3.一种AD转换电路，其具有：
参照信号生成部，其具有至少具备电容元件和第1恒定电流源的积分电路，所述参照信号生成部生成根据由所述第1恒定电流源输出的恒定电流而变化的参照信号；
比较部，其执行作为AD转换的对象的模拟信号与所述参照信号的比较处理，在所述参照信号相对于所述模拟信号满足规定的条件的时机结束所述比较处理；
时钟生成部，其具有具备多个延迟单元的延迟部，该多个延迟单元根据由第2恒定电流源输出的恒定电流，使所输入的信号延迟规定的时间后输出，所述时钟生成部输出基于从所述多个延迟单元输出的信号的下位相位信号；
锁存部，其在所述比较处理结束的时机锁存所述下位相位信号；以及
计数部，其对基于所述下位相位信号的时钟进行计数，
在设m和n为正实数时，
所述第1恒定电流源输出由第一单位电流源根据偏置电压而输出的单位电流的m倍的电流，
所述第2恒定电流源输出由第二单位电流源根据所述偏置电压而输出的所述单位电流的n倍的电流，
所述AD转换电路根据所述锁存部所锁存的所述下位相位信号和所述计数部的计数结果，输出与所述模拟信号对应的数字数据。
4.一种摄像装置，其具有：
摄像部，在该摄像部中行列状地配置了多个像素，所述像素具有光电转换元件，并且输出像素信号；以及
权利要求1至权利要求3中任一项所述的AD转换电路，其被输入与所述像素信号对应的模拟信号。
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