CN105122218B

CN105122218B - 包含训练、数据组织及/或遮蔽的存储器系统及方法

Info

Publication number: CN105122218B
Application number: CN201380074687.7A
Authority: CN
Inventors: 陈毅; 村上行康
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 2013-03-14
Filing date: 2013-03-14
Publication date: 2019-01-18
Anticipated expiration: 2033-03-14
Also published as: CN105122218A; WO2014139047A1; EP2972888A1; TWI512608B; US9645919B2; KR20150128924A; TW201502971A; JP6276296B2; US11487433B2; EP2972888B1; EP2972888A4; US20170212694A1; JP2016509325A; US20200241764A1; US10664171B2; US20140281161A1; KR101752583B1

Abstract

所描述的实施例包含可将存储于第一存储器装置(例如，NAND快闪存储器装置)中的特定数据遮蔽到第二存储器装置(例如，DRAM装置)上的存储器系统。存储器系统可训练及/或重新组织所存储数据以促进待遮蔽的数据的选择。可由所述第一存储器装置服务对存储器命令的初始响应，所述第一存储器装置可具有低于所述第二存储器装置的等待时间。可由所述第二存储器装置服务剩余数据。控制器可在正从所述第一存储器装置提供所述初始响应时开始存取所述剩余数据，此可减少与所述第二存储器装置相关联的明显等待时间。

Description

包含训练、数据组织及/或遮蔽的存储器系统及方法

技术领域

本发明的实施例一般来说涉及半导体存储器，且描述可从DRAM存储器中的基于NAND的快闪存储器遮蔽一些数据的存储器系统的实例。

背景技术

具有快闪存储器单元的电可擦除及可编程存储器装置存在于广泛多种电装置中。实例性快闪存储器单元(也被称为浮动栅极晶体管存储器单元)可类似于场效应晶体管，其具有源极区及与所述源极区间隔开以形成中间通道区的漏极区。可由经掺杂多晶硅制成的浮动栅极可安置于所述通道区上方且可通过栅极氧化物层与所述通道区电隔离。控制栅极可制作于所述浮动栅极上方，且其也可由经掺杂多晶硅制成。所述控制栅极可通过电介质层与所述浮动栅极电分离。因此，所述浮动栅极在其可与快闪存储器单元的通道、控制栅极及所有其它组件绝缘的意义上为“浮动的”。

可通过在浮动栅极上存储电荷来编程实例性快闪存储器单元。电荷此后可保持在栅极上达不定周期，即使在电力已从快闪存储器单元移除之后也如此。快闪存储器单元因此可被称为非易失性的。可通过将适当电压施加到控制栅极及漏极或源极来将电荷存储于浮动栅极上。举例来说，可通过将源极接地同时将充足大的正电压施加到控制栅极来吸引电子而将负电荷放置于浮动栅极上，所述电子从通道区穿过栅极氧化物而隧穿到浮动栅极。施加到控制栅极的电压(称为编程电压)及施加所述编程电压的持续时间以及原本驻存于浮动栅极上的电荷确定在编程之后驻存于浮动栅极上的电荷量。

可通过施加具有大于阈值电压的量值的正控制栅极-源极电压来读取实例性快闪存储器单元。存储于快闪存储器单元上的电荷的量可确定必须施加到控制栅极以允许快闪存储器单元在源极与漏极之间传导电流的阈值电压的量值。在负电荷经添加到浮动栅极时，快闪存储器单元的阈值电压增加。在读取操作期间，可将读取电压施加到控制栅极，所述读取电压大到足以在不充足的电荷存储于浮动栅极上的情况下使单元导电，但并非大到足以在充足电荷存储于浮动栅极上的情况下使单元导电。在读取操作期间，可将用作单元的输出端子的漏极预充电到正电压，且可将源极耦合到接地。因此，如果快闪存储器单元的浮动栅极经充分充电，那么漏极将保持处于正电压。如果快闪存储器单元的浮动栅极未充分充电，那么单元将使漏极接地。

在可编程快闪存储器单元之前，在一些情形中必须通过从浮动栅极移除电荷来将所述快闪存储器擦除。可通过将具有与用于编程的极性相反的极性的栅极-源极电压施加到单元来擦除单元。具体来说，可将控制栅极接地，且将大的正电压施加到源极以致使电子隧穿通过栅极氧化物且从浮动栅极耗尽电荷。在另一方法中，将相对大的负电压施加到控制栅极，且将正电压(例如供应电压)施加到源极区。

典型快闪存储器装置包含若干个快闪存储器单元，其可布置成行及列。两种常见的快闪存储器阵列架构类型为“NAND”及“NOR”架构，如此称谓是因为每一者的基本快闪存储器单元配置所布置的逻辑形式。NOR快闪存储器通常可充当NOR门-例如，当字线被取为高时，对应晶体管可用于将输出位线拉低。NAND快闪存储器通常可包含以类似于NAND门的方式连接的浮动栅极晶体管-例如，数个晶体管可串联连接，且仅在所有字线为高时才可将位线拉低。

通常，NOR快闪存储器可提供比NAND快闪存储器快的读取响应。此外，NAND快闪存储器可需要内务过程以刷新存储器并修复坏的块。

附图说明

图1是根据本发明的一实施例的系统的示意性图解说明。

图2是图解说明根据本发明的一实施例服务存储器命令的实例性方法的流程图。

图3是根据本发明的一实施例用于从NAND快闪存储器装置到DRAM装置遮蔽数据的实例性方法的流程图。

图4是根据本发明的一实施例的至少一部分逻辑地址空间的表示。

图5是根据本发明的一实施例的NAND快闪存储器装置上的至少一部分物理地址空间的表示。

图6是根据本发明的一实施例的映射表的示意性图解说明。

图7是根据本发明的一实施例布置的NAND快闪存储器及DRAM地址空间的示意性图解说明。

具体实施方式

下文陈述特定细节以提供对本发明的实施例的充分理解。然而，所属领域的技术人员将清楚可在不具有这些特定细节中的各种细节的情况下实践本发明的实施例。在一些实例中，未详细展示众所周知的电路、控制信号、时序协议及软件操作以便避免使本发明的所描述实施例不必要地模糊不清。

许多现有系统当前在需要小的等待时间的应用中利用NOR快闪存储器及经遮掩ROM存储器。此些应用包含但不限于可需要对对应于视频及/或图像的所存储数据的高度随机、突然存取的机器的操作。NAND由于其通常较低成本而可为合意的，然而，与NAND快闪存储器相关联的相对较高等待时间在一些实例中可为令人望而却步的。此外，NAND快闪存储器可需要在不可预测的时间执行内务操作，此可导致数据检索的多达数秒的等待，此同样在一些应用中可为不合意的。本发明的实施例相应地提供以可改进一些应用的等待时间性能的方式利用NAND快闪存储器及DRAM存储器两者的存储器架构。举例来说，存储于DRAM存储器中的特定数据可存储于NAND快闪存储器中。在一些实例中，可仅在存储器系统的电源启动操作之后执行内务操作。

虽然本文中使用NAND快闪存储器及DRAM存储器来描述实例性系统，但在其它实例中可使用其它类型的存储器。一般来说，本发明的实施例可用于改进与一种类型的存储器相关联的有效等待时间。相应地，来自一组存储器装置(例如，NAND快闪存储器)的数据的部分可经遮蔽到通常具有比第一组存储器装置低的等待时间的另一组存储器装置(例如，DRAM)中。可将数据的经遮蔽部分提供到主机，而从较高等待时间存储器装置(例如，NAND快闪存储器)检索剩余数据。

本文中以举例的方式来描述特定应用的实例。应理解，本文中所描述的实施例可用于多种应用(包含但不限于相机、电话、无线装置、显示器、芯片组、机顶盒、游戏系统、交通工具及器具)中的任一者中。

图1是根据本发明的一实施例的系统的示意性图解说明。系统100可包含基于处理器的系统105，基于处理器的系统105可经由接口109与存储器系统107通信。接口109可使用(举例来说)SATA接口或其它存储器系统接口来实施。如上文所描述，基于处理器的系统105可包含一或多个电子装置，包含但不限于计算机(包含桌上型计算机、膝上型计算机及平板计算机)、相机、电话、无线装置、显示器、芯片组、机顶盒、游戏系统、交通工具及器具。

存储器系统107可包含控制器111。控制器111可耦合到接口113以用于与一或多个NAND快闪存储器装置115通信。接口113可(举例来说)使用总线或其它电子通信管道来实施，且数据可以与NAND快闪存储器装置115兼容的方式(例如但不限于DDR协议)经由接口113传递。控制器111可进一步耦合到接口121以用于与一或多个DRAM装置125通信。

一般来说，可使用任何数目个NAND快闪存储器装置115，包含一或多个NAND快闪存储器装置。图1中展示八个NAND快闪存储器装置115a到115h。此外，可使用任何数目个DRAM装置125，包含一或多个DRAM装置。图1中以举例的方式展示四个DRAM装置125a到125d。NAND快闪存储器装置115通常可用于存储数据以供基于处理器的系统105使用。所述数据可包含(举例来说)图像或视频数据。存储于NAND快闪存储器装置115上的数据的部分可经遮蔽到DRAM装置125上。在一些实例中，存储于NAND快闪存储器装置115上的数据的部分还存储于DRAM装置125上。映射表131可存储于DRAM装置125中的一或多者中以指示哪些数据从NAND快闪存储器装置115遮蔽于DRAM装置125中。以此方式，当基于处理器的系统105寻求存取特定数据时，在一些实例中，可从DRAM装置125存取数据，且可至少部分地在正从DRAM装置125存取数据的时间期间从NAND快闪存储器装置115存取剩余数据。相应地，到从DRAM装置125读取所请求数据的初始部分的时候，在存取NAND快闪存储器装置115上的剩余数据时的等待时间可结束，且从NAND快闪存储器装置115读取的剩余数据可准备好供基于处理器的系统105使用。以此方式，DRAM装置125上的数据遮蔽可遮掩与NAND快闪存储器装置115相关联的读取等待时间。

经由图1中的接口113及121的通信通常可以任何方式来布置，包含任何数目个通道。在图1的实例中，接口113可使用四通道NAND接口来实施。八个NAND装置115a到115h可经布置使得可经由每一通道存取两个NAND装置(例如，裸片)。在其它实例中，可使用其它数目个通道及/或每通道的装置。在图1的实例中，接口121还可使用每通道两个装置(例如，裸片)来实施，且接口121可支持两个通道。

图2是图解说明根据本发明的一实施例服务存储器命令(例如，读取命令)的实例性方法的流程图。在框202中，可接收存储器命令。返回参考图1，存储器命令可由控制器111从基于处理器的系统105接收。响应于存储器命令，再次参考图2，可在框204中从DRAM装置读取初始数据组块。举例来说，图1的控制器111可从DRAM装置125中的一或多者读取对应于存储器命令中所请求的数据的初始数据组块。存储于DRAM中的初始数据组块的大小在不同实施例中可变化，然而，一般来说大小经选择为充分大使得到将初始数据组块提供到基于处理器的系统的时候，下一数据组块可以可接受的等待时间从NAND装置到达，例如，一旦初始数据组块已被提供到所述基于处理器的系统(例如，主机)，所述下一数据组块便可准备好提供到所述基于处理器的系统。

在框206中可将初始数据组块提供到基于处理器的系统(例如，主机)。在正将初始数据组块提供到请求数据的基于处理器的系统的至少一部分时间期间，在框208中可正在一或多个NAND装置中存取下一数据组块。所述下一数据组块在正执行框204及/或206的时间期间可未被完全存取，而是可在所述时间期间至少正存取所述下一数据组块。从一或多个NAND装置存取下一数据组块相应地可在正将初始数据组块提供到主机(在框206中)的至少一部分时间期间及/或在正从一或多个DRAM装置读取初始数据组块(在框204中)的至少一部分时间期间发生。以此方式，可通过初始数据组块到请求的基于处理器的系统的至少部分的同时读取及/或提供而至少部分地遮掩与存取一或多个NAND装置相关联的等待时间。在框210中可将所述下一数据组块提供到主机。尽管图2中未展示，但可重复框208及210直到已服务存储器命令为止。举例来说，可在正在一或多个NAND装置中存取所述下一数据组块(在框208中)的一部分时间期间及/或在将所述下一数据组块提供到主机(在块210中)的一部分时间期间，从一或多个NAND装置读取又一数据组块。到所述下一数据组块已被提供到主机(在框210的结束处)的时候，接着，所述又一数据组块可准备好提供到主机。

参考图1，系统100可实施图2中所展示的过程，举例来说，控制器111可从DRAM装置125中的一或多者读取初始数据组块且将所述初始数据组块提供到系统105。在控制器111正读取所述初始数据组块及/或将所述初始数据组块提供到系统105的至少一部分时间期间，控制器111可从NAND装置115中的一或多者读取下一数据组块。控制器111可对这些活动进行计时，使得当基于处理器的系统105已接收第一数据组块时，所述下一数据组块以可接受量的等待时间(例如，无额外等待时间)准备好提供到基于处理器的系统105。

在图1的系统的实施方案的一个实例中，基于处理器的系统105可需要存储器系统107的吞吐量大于或等于指定吞吐量，在一个实例中为400MB/s。如上文所描述，可以组块从DRAM装置125及/或NAND快闪存储器装置115读取数据。所述组块可具有特定大小，在一个实例中为(例如)128kB。使用这些示范性数字，存储器系统107应能够在320μs内将128kB组块提供到基于处理器的系统105。如果第一组块(例如，128kB)位于DRAM中，那么控制器111分析存储器命令、地址、读取数据且开始对基于处理器的系统105的响应的时间Tr可为最小。为使由于存取所请求数据的明显等待时间最小化，控制器111应能够在320μs–Tr内从NAND快闪存储器读取下一128kB组块。Tr在一个实例中可小于10μs。相应地，如果控制器111正在与其从DRAM存取第一数据组块大致相同的时间处存取NAND快闪存储器数据组块，那么其可具有310μs以上来准备下一128kB数据组块以用于提供到基于处理器的系统。在一个实例中，可(举例来说)由4通道SSD控制器及16kB/页SLC NAND存储器产品满足此计时，所述控制器及存储器产品可能够实现32kB/通道的读取且在必需的310μs内完成对那些通道的ECC校正。

本发明的实施例相应地可有利地遮蔽待在DRAM装置中存取的数据的第一部分(例如，组块)，同时可将待存取的数据的剩余部分存储于NAND快闪存储器装置中。有利地，本文中所描述的存储器系统的实施例可存储通常在DRAM装置中的一或多者中作为群组存取的数据的第一数据组块。举例来说，文件(例如，视频、图像、文档、程序或类似物)的第一数据组块可存储于DRAM中，而所述文件的剩余数据可存储于NAND快闪存储器中。以此方式，当图1的基于处理器的系统105将存储器命令提供到存储器系统107时，对应于所述存储器命令的第一数据组块可存在于DRAM中，而剩余数据可存在于NAND快闪存储器中。

虽然本文中所描述的实例包含其中可将数据的待存取的第一数据部分(例如，一个组块)遮蔽于DRAM装置中的实例，但在其它实例中可遮蔽其它数据部分(例如，多个初始数据组块)。一般来说，经遮蔽的数据越多，可经有效隐藏的NAND快闪存储器装置的等待时间越长，然而，在DRAM中可需要的用于经遮蔽数据的存储量越大。

本文中进一步描述可实施遮蔽的方式的实例。图3是根据本发明的一实施例用于从NAND快闪存储器装置到DRAM装置遮蔽数据的实例性方法的流程图。一般来说，知道待在NAND快闪存储器装置中存取的数据的开始地址及长度可为合意的。在只读系统中，数据可被预先编程到存储器系统中且可在操作期间不改变。相应地，在一些实施例中，可提前知道待存取的数据的位置及长度(例如，个别文件的数据的开始地址及长度)，且可将开始地址及长度的数据结构提供到存储器系统或存储于存储器系统中。举例来说，此数据结构可存储于图1的NAND快闪存储器装置115或图1的DRAM装置125中的一或多者中。举例来说，可将开始地址及长度的数据结构实施为列表。尽管也可使用其它数据结构，但将开始地址及长度的数据结构参考为“列表”。

在图3的框304中可存取已知开始地址及长度的列表，且可使用所述列表来识别对应于待遮蔽到DRAM装置的已知开始地址的数据组块。在一些实例中，在图3的框302中可训练例如图1的系统107的存储器系统，以使其自身识别待在NAND快闪存储器装置中存取的数据的位置及长度。在框302中的训练期间，存储器控制器(例如，图1的控制器111)可记录从主机(例如，图1的基于处理器的系统105)接收的存储器命令的地址。通过分析地址列表，控制器自身可产生待在图3的框304中存取的数据的已知开始地址及长度的列表。在其它实例中，可通过存储器系统中的NAND快闪存储器装置的内容的其它分析来实施框302中的训练。举例来说，可由控制器识别指示可在来自基于处理器的系统的存储器命令中所请求的数据分组的开始以及数据分组的长度的标头或其它数据串。在一些实例中，训练可在可(举例来说)由从基于处理器的系统提供到存储器控制器的信号指示的训练周期期间发生。

在框306中，可重新组织数据且产生映射表。所述数据可以可有益于将数据的部分遮蔽于DRAM装置中的方式来重新组织以用于存储于NAND快闪存储器装置中。所产生的映射表可包含逻辑到物理地址的映射。逻辑地址可为如由(例如)图1的基于处理器的系统105所指定的地址，而物理地址可为如由(例如)图1的控制器111理解的NAND快闪存储器装置的地址。可发生两种类型的数据重新组织。在一些实施例中，仅可发生一种类型且在其它实施例中可发生两种类型。在一些实施例中，也可发生其它类型的数据重新组织。

第一类型的数据重新组织可将对应于小于数据组块的大小的数据的多个所预期存储器存取一起拼装到单个数据组块中。一般来说，数据组块是指可在相同时间从给定存储器系统中的NAND快闪存储器读取的数据量。参考图1，在其中接口113支持4个通道(其中可存取每通道两个裸片且每裸片两个页)及8字节的页大小的实例中，数据组块大小可为4x2x2x8＝128kB。

一般来说，数据组块也可被称为超级页。数据组块应经充分地定大小使得数据组块从图1的NAND快闪存储器装置输出的时间少于或等于相同大小数据组块从DRAM输出的时间(如上文已描述)以隐藏或减少NAND装置的有效等待时间。

从NAND装置遮蔽到DRAM装置的数据可存储于数据组块中。为减少用于遮蔽于DRAM装置中所需的空间量，可有利地将与存储器存取相关联的数据合并为小于数据组块的大小。相应地，可在图3的框306中发生的第一类型的数据重新组织为将对应于具有小于数据组块(例如，在一个实例中系128kB)的长度的数据的逻辑地址映射到同一数据组块。举例来说，在框302中产生的表可包含针对具有64kB的长度的数据的在第一逻辑地址处的一个所预期存储器存取及针对具有64kB的长度的数据的在第二逻辑地址处的第二所预期存储器存取。所述第一及第二逻辑地址两者可映射到NAND快闪存储器装置的同一数据组块，使得所述两个64kB存储器存取位于128kB数据组块中。可将总计数据组块的大小的数据存取的任何组合映射到单个数据组块。举例来说，可将与两个32kB存取及一64kB存取相关联的数据重新组织到单个数据组块。在另一实例中，可将与5个16kB存取、一32kB存取及两个8kB存取相关联的数据重新组织到单个数据组块。以此方式，控制器111可存取可在框302中产生的开始地址及长度的列表以将对具有小于数据组块的长度的数据的存取映射到经合并的数据组块组中。如下文将进一步描述，可将经合并的数据组块遮蔽于DRAM装置中的一或多者上，使得可由DRAM装置服务针对具有小于数据组块的大小的这些数据的数据存取。

图4是根据本发明的一实施例的至少一部分逻辑地址空间的表示。图5是根据本发明的一实施例的NAND快闪存储器装置上的至少一部分物理地址空间的表示。如图4中所展示，基于处理器的系统(例如，图1的系统105)可通过请求数据A、B、C、D、E、F、G或H(如所展示)来存取数据。然而，那些数据在逻辑地址空间中散开且大小小于数据组块。在图3的数据重新组织306期间，数据可被重新组织到物理地址空间(如图5中所展示)，其中数据A、B、C、D、E、F、G及H被合并成单个数据组块。

可在框306中发生的另一类型的数据重新组织为重新对准对应于大小大于数据组块(例如，在一些实例中大于128kB)的存取的数据。如果对应于大于数据组块的存取的第一地址数据与数据组块对准，那么可不发生重新组织。然而，如果所述第一地址不与数据组块边界对准，那么可移位所述第一地址的物理地址以与数据组块边界对准，且可将所述第一地址与所述物理地址之间的所得映射存储于逻辑到物理地址表中。

举例来说，可由图1的控制器111来执行图3中的框306的数据重新组织。在一些实例中，控制器111可存取待存取的数据的用于存储器存取的已知开始地址及长度的列表，例如在图3的框302中产生的列表。控制器111可将与其中待存取的数据小于数据组块的大小的存储器存取相关联的数据合并在一起，且可将与其中待存取的数据大于数据组块的大小的存储器存取相关联的数据与数据组块对准。控制器111可产生反映重新组织的逻辑到物理映射表。在一些实例中，数据已经存储到NAND快闪存储器装置115中的一或多者且可移动到对应于在重新组织过程中所识别的那些位置的位置。在其它实例中，数据可由控制器111根据在框302的重新组织过程中识别的组织写入到NAND快闪存储器装置。

在图3的框308中，可将选定数据从NAND快闪存储器装置中的一或多者遮蔽到一或多个DRAM装置。举例来说，控制器111可将所述选定数据遮蔽到所述DRAM装置。遮蔽可包含将选定数据从NAND快闪存储器装置中的一或多者复制到DRAM装置中的一或多者，使得数据既存储于NAND快闪存储器装置中的一或多者中又存储于DRAM装置中的一或多者中。一般来说，在框308中，选定数据可包含1)与针对具有小于或等于数据组块的长度的数据的存储器存取相关联的DRAM装置中的一或多者上的数据组块；及/或2)与针对具有大于数据组块的长度的数据的存储器存取相关联的第一数据组块。以此方式，通常可由DRAM装置中的一或多者服务针对具有小于或等于数据组块的长度的数据的存储器命令。此外，针对具有大于数据组块的长度的数据的存储器命令可具有由DRAM装置中的一或多者服务的存储器命令的第一部分及由NAND快闪存储器装置中的一或多者服务的存储器命令的剩余部分。

可(举例来说)由图1的控制器111来执行框308中的遮蔽，控制器111可存取可在框302中产生的已知开始地址及长度的列表及来自框306的映射表以在框308中选择并遮蔽数据。控制器111可进一步更新映射表中的项目以反映所述遮蔽，如下文将进一步描述。

可以多种方式执行框308中的遮蔽。在一个实例中，可通过可由(例如)基于处理器的系统(例如图1的系统105)供应的指示遮蔽的信号的接收来起始遮蔽。控制器可接着将指示遮蔽开始的忙碌信号提供到主机，且移除所述忙碌信号及/或将指示遮蔽已完成的不同信号提供到主机。在一些实例中，直到下一次存储器系统经历电力循环(例如，通电)，主机才可通过提供指示遮蔽的信号来再次触发遮蔽。

在另一实例中，可在训练期间(例如，至少部分地与图3的框302同时)执行遮蔽。当在训练期间由控制器接收随机存取时，可在与所述存取相关联的数据尚未被遮蔽时遮蔽所述数据的相关部分。

图6是根据本发明的一实施例的映射表的示意性图解说明。可(举例来说)在图3的框306及/或308中产生映射表600。映射表600包含逻辑到物理地址映射602及物理到遮蔽地址映射604。逻辑到物理地址映射602可使逻辑地址与其中数据可位于其处的NAND快闪存储器中的物理地址相关联，其可受上文所描述的重新组织过程影响。此外，逻辑到物理地址映射602可包含旗标，在图6中被称为fS旗标。所述fS旗标可指示相关联地址是否遮蔽于DRAM存储器中。在一个实例中，所述fS旗标长度可为一个位，其中0指示逻辑-物理地址未被遮蔽，且1指示所述地址被遮蔽。在一些实例中，表600中所使用的地址为块地址。

相应地，返回参考图3，在数据被重新组织时，图1的控制器111可将逻辑地址与物理地址之间的关联性记录于图6的映射表600中。映射表600可存储于图1的一或多个DRAM装置125中，例如由映射表131所展示，或可存储于图1的NAND装置115中的一或多者中。在一些实施例中，映射表600可存储于DRAM装置125及/或NAND装置115中。

图6的映射表600可进一步包含物理及遮蔽地址604之间的关联性。如果存储于NAND快闪存储器中的特定物理地址处的数据被遮蔽到DRAM，那么映射表600中的fS旗标可因此指示遮蔽。此外，可将经遮蔽数据的相关联地址存储于映射表600中。

此外，物理到遮蔽地址映射604可包含旗标，在图6中被称为fC旗标。所述fC旗标可指示下一数据组块是否位于遮蔽存储器(例如，DRAM)中或NAND快闪存储器中。在一个实例中，所述fC旗标长度可为一个位，其中0指示随后数据组块位于NAND快闪存储器中，且1指示随后数据组块位于遮蔽存储器(例如，DRAM)中。因此，举例来说，如果逻辑地址与其中预期待存取的存储器小于单个数据组块的物理地址对应，那么也可由遮蔽存储器(例如，DRAM)服务下一存储器命令，因此fC旗标可设定为1。如果逻辑地址与其中预期待存取的存储器大于单个数据组块的物理地址对应，那么仅第一数据组块可位于遮蔽存储器中，且fC旗标可设定为0以指示下一数据组块位于NAND快闪存储器中。

返回参考图3，映射表600的fS、fC及遮蔽地址部分可在框308期间(此时将数据遮蔽到DRAM)产生。以此方式，图1的控制器111可提供fS、fC及/或遮蔽地址值，且将其存储于DRAM、NAND快闪存储器或其组合中所存储的映射表中。虽然图6中展示包含逻辑到物理地址关联性及物理到遮蔽地址关联性的映射表，但在其它实例中可使用多个表(例如，一个用于逻辑到物理地址关联性且另一个用于物理到遮蔽地址关联性)。在其它实例中，可使用除表以外的数据结构来表示图6中所展示的一些或全部信息。

图7是根据本发明的一实施例布置的NAND快闪存储器及DRAM地址空间的示意性图解说明。展示NAND快闪存储器地址空间705，其可散布于一或多个NAND快闪存储器装置(例如图1的装置115)上方。所述地址空间包含数据组块706到708。这些数据组块经图解说明为含有小于数据组块的大小的数据，所述数据可已在本文中所描述的数据重新组织过程期间合并。举例来说，数据组块706可包含两个64kB数据分段，其中的每一者预期响应于相应存储器命令。类似地，数据组块707可包含两个32kB数据分段及一个64KB数据分段，其中的每一者再次预期响应于相应存储器命令。数据组块708可包含5个16kB分段、2个8kB分段及1个32kB分段，其中的每一者预期响应于相应存储器命令。数据组块706到708中所展示的数据分段已经布置以存储于最小数目个可能的数据组块中，其中图7中所展示的数据组块大小为128kB。由于数据组块706到708中的数据与针对小于数据组块的大小的数据的存储器存取相关联，因此可将数据组块706到708遮蔽到一或多个DRAM装置(举例来说，在图3的框308中)。相应地，在图7中，数据组块706到708已经遮蔽到DRAM地址空间710中作为数据组块716、717及718。

如本文中已描述，图1的控制器111可执行图7中所展示及参考图3所描述的遮蔽。控制器111可进一步产生映射表，举例来说，图6的映射表600。再次参考图7，当数据组块706被遮蔽到DRAM作为数据组块716时，以下可产生映射表。组成数据组块706的64kB数据分段中的每一者的逻辑地址可通过以下操作与数据组块706中的相应地址相关联：将那些NAND快闪存储器地址与正确逻辑地址相关联地存储于映射表的逻辑到物理地址602部分的物理地址列中。此外，由于预期数据组块716中的数据存取小于或等于数据组块的大小，因此数据已经遮蔽，因此DRAM地址空间710中的数据组块716中的数据分段的对应地址可存储于物理到遮蔽地址表604的遮蔽地址部分中。数据为经遮蔽数据，因此所述数据的fS旗标可经设定(例如，由图1的存储器控制器111)为指示所述数据经遮蔽。此外，由于数据组块716到718中的数据与针对等于或小于数据组块的大小的数据的数据存取相关联，因此待读取的下一数据组块也将来自DRAM装置(例如，这是因为每一存储器存取的第一部分可经遮蔽到DRAM)，相应地，数据组块716到718中的数据的fC旗标可经设定(例如，由图1的存储器控制器111)为指示可从DRAM读取下一数据组块。

再次参考图7，数据组块726到728可对应于针对大于数据组块(例如，三个数据组块726到728)的大小的数据量的数据存取。如上文已描述，数据组块726到728可已经重新组织以与数据组块边界对准及/或经移动以适应其它数据重新组织。相应地，数据组块726到728的物理地址可对应于相关逻辑地址而存储于图6的逻辑到物理地址表602中。由于数据存取是针对大于数据组块的数据量，因此在一些实例中，仅第一数据组块可经遮蔽到DRAM。相应地，数据组块726可在数据组块736处经遮蔽到DRAM。对应于数据组块726的物理地址的fS旗标可经设定(例如，由控制器111)为指示数据组块726经遮蔽。然而，对应于数据组块727及728的物理地址的fS旗标可经设定(例如，由控制器111)为指示数据组块727及728未经遮蔽。对应于DRAM数据组块736的遮蔽地址可进一步存储于物理到遮蔽地址表604中。由于数据组块736与大于数据组块的数据存取有关，因此fC旗标可经设定(例如，由控制器111)为指示下一数据存取可来自NAND快闪存储器装置。

在本发明的实例中，训练、数据重新组织及遮蔽(已参考图3到7描述了其实例)可在存储器系统的电源启动期间、在存储器系统分配之前(例如，在制造期间)或在其它调度时间发生。虽然训练、数据重新组织及/或遮蔽在一些实例中可在操作期间动态地发生，但动态操作在期望使与存取所存储数据相关联的等待时间最小化的应用中可为不利的。

在图1的示范性存储器系统的操作期间，控制器111可如参考图3所描述的在电源启动期间执行遮蔽。控制器111可将指示存储于状态寄存器中或将指示一些或全部存储器系统107功能性的不可用性(由于遮蔽操作)的忙碌信号提供到基于处理器的系统105。当遮蔽完成时，控制器111可将指示存储于状态寄存器中或将指示存储器系统107的可用性的信号提供到基于处理器的系统105。

在接收到来自基于处理器的系统105的存储器命令时，控制器111可识别与所述存储器命令相关联的逻辑地址且存取映射表(例如，图6的逻辑到物理地址表602)以识别对应于所接收逻辑地址的物理地址。控制器111可另外或替代地存取对应于逻辑/物理地址对的fS旗标。如果fS旗标指示所请求数据未被遮蔽，那么控制器可存取与所接收逻辑地址相关联的物理地址来存取所述数据。如果fS旗标指示所请求数据经遮蔽，那么控制器可存取与所接收逻辑地址相关联的遮蔽地址(例如，如存储于物理到遮蔽地址表604中)且可从DRAM中的经遮蔽地址请求所述数据。控制器可进一步存取与经遮蔽地址相关联的fC旗标。如果fC旗标指示下一数据组块处于NAND快闪存储器中，那么控制器可在正从DRAM存取第一数据组块及/或将其提供到基于处理器的系统105的时间期间从NAND快闪存储器存取下一数据组块。如果fC旗标指示下一数据组块处于遮蔽存储器(例如，DRAM)中，那么控制器可不开始存取NAND快闪存储器且改为存取DRAM中的下一区域及/或等待来自基于处理器的系统105的下一存储器命令。

以此方式，存储器系统可包含NAND快闪存储器及DRAM存储器。NAND快闪存储器的部分可经遮蔽到DRAM存储器，使得可以通常比从NAND快闪存储器检索存储器存取的初始部分低的等待时间从DRAM存储器检索所述初始部分。当正从DRAM存储器检索一或多个初始部分及/或将其提供到主机时，可开始从NAND快闪存储器存取存储器存取的随后部分的过程。以此方式，从主机的角度可减少与NAND快闪存储器相关联的等待时间。

本发明的实施例可进一步提供仅在特定时间(例如，系统的通电)执行的各种内务操作(例如，磨损均衡、坏块替换)。在一些实例中，返回参考图1，控制器111可对写入到NAND快闪存储器装置115及/或从NAND快闪存储器装置115读取的数据进行错误校正操作。在于错误校正操作期间识别坏存储器区的情况下，控制器111可将那些坏存储器区记录于管理日志中，所述管理日志可存储于(举例来说)NAND快闪存储器装置115中的一或多者中及/或DRAM装置125中的一或多者中。控制器111可不采取动作来即刻校正坏存储器区(一旦被识别)。而是，在一些实例中，当存储器系统107通电时或在另一指定时间，控制器111可校正自从最后校正发生以来已记录的存储于管理日志中的所有坏存储器区。类似地，控制器111可出于磨损均衡的目的对到NAND快闪存储器装置的读取及/或写入进行计数。替代即刻作用于识别基于磨损均衡计数应标记为坏存储器区的存储器区，控制器111可将由于磨损均衡而需要替换的存储器区记录于管理日志中，所述管理日志可为与上文关于错误校正所提及的日志相同或不同的日志。控制器111可接着在指定时间(例如，电源启动)将在管理日志中识别的那些区标记为坏存储器区(由于其磨损均衡计数)。

相应地，在一些实例中，可由图1的存储器控制器111响应于存储器系统107的电力循环(例如，电源启动)而执行坏块替换、读取干扰、磨损均衡及/或其它管理任务。在其它时间，控制器111可不执行这些任务，此可避免与这些内务操作相关联的额外等待时间问题。

从上文应了解，尽管本文出于图解说明的目的已描述本发明的特定实施例，但可在不背离本发明的精神及范围的情况下做出各种修改。

附图翻译

图1

105：基于处理器的系统

109：接口

111：控制器

131：映射表

图2

202：接收存储器命令

204：从DRAM读取初始数据组块

206：将初始数据组块提供到主机

208：从NAND提取下一数据组块

210：将下一数据组块提供到主机

图3

302：关于随机存取的位置训练存储器系统

304：存取所预期存储器存取的已知开始地址及长度的列表

306：重新组织数据并产生映射表

308：将选定数据遮蔽到DRAM

图6

602：逻辑到物理地址

604：物理到遮蔽地址

LOGICAL ADDRESS：逻辑地址

fS FLAG：fS旗标

PHYSICAL ADDRESS：物理地址

fC FLAG：fC旗标

SHADOW ADDRESS：遮蔽地址

MAX：最大

图7

705：NAND快闪存储器地址空间

710：DRAM地址空间

Claims

1.一种存储器系统，其包括：

控制器，其经配置以从基于处理器的系统接收存储器命令；

第一类型的存储器装置，其经由第一接口耦合到所述控制器；

第二类型的存储器装置，其经由第二接口耦合到所述控制器，其中所述第二类型的所述存储器装置具有低于所述第一类型的所述存储器装置的等待时间；

其中所述控制器经配置以在训练周期期间操作以产生与来自所述基于处理器的系统的存储器命令相关联的数据的开始地址及长度的数据结构，并且至少部分地在与所述开始地址中的至少一者相关联的所述数据的剩余部分正被从所述第一类型的所述存储器装置存取的时间期间、存取存储在所述第二类型的所述存储器装置中对应于所述开始地址中的至少一者的所述数据的初始部分。

2.根据权利要求1所述的存储器系统，其中所述控制器经配置以从所述基于处理器的系统接收指示所述训练周期的开始的信号。

3.根据权利要求1所述的存储器系统，其中所述控制器经配置以将所述数据的所述初始部分从所述第一类型的所述存储器装置遮蔽到所述第二类型的所述存储器装置。

4.根据权利要求1所述的存储器系统，其中所述第一类型的所述存储器装置包括NAND快闪存储器装置。

5.根据权利要求1所述的存储器系统，其中所述第二类型的所述存储器装置包括DRAM存储器装置。

6.根据权利要求1所述的存储器系统，其中所述数据结构存储于所述控制器可存取的存储器中。

7.根据权利要求1所述的存储器系统，其中所述控制器进一步经配置以基于对存储于所述第一类型的所述存储器装置中的数据的分析而产生所述数据结构。

8.根据权利要求1所述的存储器系统，其中所述控制器进一步经配置以在所述训练周期期间基于从所述基于处理器的系统接收到读取命令而产生所述数据结构。

9.根据权利要求1所述的存储器系统，其中所述基于处理器的系统包括游戏系统。

10.根据权利要求1所述的存储器系统，其中所述数据结构为列表。

11.一种存储器系统，其包括：

控制器；

第二类型的存储器装置，其经由第二接口耦合到所述控制器，其中所述第二类型的所述存储器装置具有低于所述第一类型的所述存储器装置的等待时间；且

其中所述控制器经配置以将与多个存储器存取相关联的数据存储于所述第一类型的所述存储器装置中的单个数据组块中，其中与所述多个存储器存取相关联的所述数据各自小于数据组块的大小，其中具有大于所述数据组块的长度的对应于存储器命令的数据的第一数据组块位于所述第一类型的所述存储器装置和所述第二类型的所述存储器装置两者之上，并且其中所述控制器经配置以从所述第二类型的所述存储器装置提供具有大于所述数据组块的所述长度的对应于存储器命令的所述第一数据组块，且至少部分地在所述第一数据组块正被存取、正被提供到基于处理器的系统或所述第一数据组块被存取以及被提供到所述基于处理器的系统的组合的时间期间从所述第一类型的所述存储器装置存取数据的下一数据组块。

12.根据权利要求11所述的存储器系统，其中所述控制器进一步经配置以将与所述多个存储器存取相关联的所述数据遮蔽于所述第二类型的所述存储器装置中。

13.根据权利要求11所述的存储器系统，其中所述控制器进一步经配置以将与针对大于所述数据组块的所述大小的数据的另一存储器存取相关联的数据与数据组块边界对准。

14.根据权利要求13所述的存储器系统，其中所述控制器进一步经配置以将与另一存储器存取相关联的所述第一数据组块遮蔽到所述第二类型的所述存储器装置。

15.根据权利要求11所述的存储器系统，其中所述数据组块对应于所述第一类型的所述存储器装置中的超级存储器页。

16.根据权利要求11所述的存储器系统，其中所述控制器进一步经配置以产生使存储器命令的逻辑地址与和所述存储器命令相关联的所述数据的物理位置相关联的数据结构。

17.根据权利要求16所述的存储器系统，其中所述数据结构为映射表。

18.一种用于在存储器系统中存储数据的方法，其包括：

运用控制器产生与针对与所述存储器系统相关联的存储器装置中的数据的存储器命令相关联的开始地址及与所述存储器命令中的每一者相关联的数据的长度的数据结构，其中所述数据结构被存储在第一类型的存储器装置中和/或在第二类型的存储器装置中，其中所述数据结构包含以下各者之间的关联性：从基于处理器的系统接收的逻辑地址、与所述逻辑地址相关联的所述第一类型的所述存储器装置的物理地址、当数据被存储在所述第一类型的所述存储器装置和所述第二类型的所述存储器装置两者之中时所述第二类型的所述存储器装置的遮蔽地址、以及指示与所述第一类型的所述存储器装置的所述物理地址相关联的数据是否被遮蔽到所述第二类型的所述存储器装置的第一旗标；

存取所述数据结构以识别与所述存储器命令中的若干者相关联的具有小于数据组块的长度的数据；及

将具有小于数据组块的长度的与所述存储器命令中的所述若干者相关联的数据合并成单个数据组块，且将所述单个数据组块存储于所述存储器系统的至少一个存储器装置中。

19.根据权利要求18所述的方法，其进一步包括将所述单个数据组块从所述至少一个存储器装置遮蔽到所述存储器系统的另一存储器装置。

20.根据权利要求18所述的方法，其进一步包括存取所述数据结构以识别与所述存储器命令中的若干者相关联的具有大于数据组块的长度的数据；及

将具有大于所述数据组块的所述长度的所述数据与所述存储器系统的至少一个存储器装置中的数据组块的边界对准。

21.根据权利要求20所述的方法，其进一步包括将具有大于所述数据组块的所述长度的所述数据的第一数据组块从所述存储器系统的至少一个存储器装置遮蔽到另一存储器装置。

22.根据权利要求21所述的方法，其中所述数据结构为第一数据结构，且所述方法进一步包括：产生第二数据结构，所述第二数据结构存储存储器命令的逻辑地址、所述至少一个存储器装置的物理地址、所述另一存储器装置的物理地址及指示遮蔽所述第一数据组块的旗标之间的关联性。

23.根据权利要求18所述的方法，其进一步包括在所述控制器处接收指示训练周期的信号。

24.根据权利要求23所述的方法，其中所述产生所述数据结构包括：在所述训练周期期间于所述存储器控制器处接收存储器命令及针对所述开始地址及长度分析所述存储器命令。

25.根据权利要求18所述的方法，其中所述产生所述数据结构包括：响应于存储器命令而进行对存储于与所述存储器系统相关联的所述存储器装置中的数据的分析来识别数据分组。

26.一种存储器系统，其包括：

控制器；

其中所述控制器经配置以从基于处理器的系统接收存储器命令，其中具有小于或等于数据组块的长度的对应于存储器命令的数据位于所述第一类型的所述存储器装置及所述第二类型的所述存储器装置两者上，其中具有大于所述数据组块的长度的对应于存储器命令的数据的第一数据组块位于所述第一类型的所述存储器装置及所述第二类型的所述存储器装置两者上，并且其中所述控制器经配置以从所述第二类型的所述存储器装置提供具有大于所述数据组块的所述长度的对应于存储器命令的所述第一数据组块，且至少部分地在所述第一数据组块正被存取、正被提供到所述基于处理器的系统或其组合的时间期间从所述第一类型的所述存储器装置存取数据的下一数据组块。

27.根据权利要求26所述的存储器系统，其进一步包括存储于所述第一类型的所述存储器装置中及/或所述第二类型的所述存储器装置中的数据结构，其中所述数据结构包含：当数据存储于所述第一类型的存储器装置及所述第二类型的存储器装置两者中时，从基于处理器的系统接收的逻辑地址、所述第一类型的所述存储器装置与所述逻辑地址相关联的物理地址及所述第二类型的所述存储器装置的遮蔽地址之间的关联性。

28.根据权利要求27所述的存储器系统，其中所述数据结构进一步包含指示与所述第一类型的所述存储器装置的物理地址相关联的数据是否被遮蔽到所述第二类型的所述存储器装置的第一旗标。

29.根据权利要求28所述的存储器系统，其中所述数据结构进一步包含指示与所述遮蔽地址相关联的下一数据组块是存储于所述第一类型的所述存储器装置中还是所述第二类型的所述存储器装置中的第二旗标。

30.根据权利要求26所述的存储器系统，其中所述第一类型的所述存储器装置包括NAND快闪存储器装置，且所述第二类型的所述存储器装置包括DRAM装置。

31.一种用于服务存储器命令的方法，所述方法包括：

从基于处理器的系统接收与具有大于数据组块的大小的所请求数据相关联的存储器命令；

从第一类型的存储器装置存取所述所请求数据的第一数据组块；

将所述第一数据组块提供到所述基于处理器的系统；

至少部分地在所述第一数据组块正被从所述第一类型的所述存储器装置存取、正提供到所述基于处理器的系统或其组合的时间期间从第二类型的存储器装置存取所述所请求数据的第二数据组块，其中所述第二类型的所述存储器装置具有高于所述第一类型的所述存储器装置的等待时间的等待时间；及

将所述第二数据组块提供到所述基于处理器的系统。

32.根据权利要求31所述的方法，其中所述数据组块具有大小，使得到已将所述第一数据组块提供到所述基于处理器的系统的时候，所述第二数据组块准备好提供到所述基于处理器的系统。

33.根据权利要求31所述的方法，其中存取所述第一数据组块包括：从数据结构读取指示将所述第一数据组块遮蔽到所述第二类型的所述存储器装置的旗标。

34.根据权利要求31所述的方法，其中存取所述第一数据组块包括：存取在所述存储器命令中接收的逻辑地址与所述第一类型的所述存储器装置上的物理地址之间的关联性。