CN105097892A - 用于半导体结构的体极接点布局 - Google Patents

用于半导体结构的体极接点布局 Download PDF

Info

Publication number
CN105097892A
CN105097892A CN201510236507.1A CN201510236507A CN105097892A CN 105097892 A CN105097892 A CN 105097892A CN 201510236507 A CN201510236507 A CN 201510236507A CN 105097892 A CN105097892 A CN 105097892A
Authority
CN
China
Prior art keywords
grid
polar contact
source region
semiconductor structure
polygon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510236507.1A
Other languages
English (en)
Other versions
CN105097892B (zh
Inventor
迪夫·阿洛克·吉尔德哈尔
杰佛瑞·麦可·约翰斯顿
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intersil Corp
Intersil Americas LLC
Original Assignee
Intersil Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intersil Inc filed Critical Intersil Inc
Publication of CN105097892A publication Critical patent/CN105097892A/zh
Application granted granted Critical
Publication of CN105097892B publication Critical patent/CN105097892B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H01L29/1087—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H01L27/088—
    • H01L29/0692—
    • H01L29/0847—
    • H01L29/1095—
    • H01L29/66568—
    • H01L29/78—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供一种用于半导体结构的体极接点布局，在至少一范例实施例中，一种半导体结构包括：多个栅极，其被设置在半导体层上，每个栅极是在坐标空间中平行于y轴进行延伸；源极区域，其被设置在所述多个栅极中的两个之间；多个体极接点，其被设置在每个源极区域中；并且其中每个源极区域的相邻所述栅极的部分具有平行于所述y轴而延伸的宽度，其比在x轴上与所述栅极相距一段距离处的所述源极区域平行于所述y轴的宽度还大。

Description

用于半导体结构的体极接点布局
技术领域
本发明是有关于一种用于半导体结构的接点布局。
相关申请案的交互参照。
此申请案是主张2014年5月12日申请的美国临时专利申请案序号61/992,115以及2014年6月3日申请的美国临时专利申请案序号62/007,080的优先权，所述美国临时专利申请案是被纳入在此作为参考。
背景技术
一种用于金属氧化物半导体场效电晶管(MOSFET)的习知接点布局(Contactlayout)是由一体极接点(Bodycontact)的条带(stripe)所组成，其在所述体极接点的两侧上具有一源极接点的条带，并且所述源极接点的条带是平行于所述体极接点的条带。一多晶硅的条带是被设置在每个源极接点的条带的外侧，并且一漏极接点是被设置在每个多晶硅的条带的外侧。因此，一习知的接点布局是由平行的多晶硅、源极、体极、源极、以及多晶硅的条带所组成，其在两侧具有一漏极。
为了缩减所述接点区域的尺寸，一种接点布局是由两个平行的多晶硅的条带以及介于所述两个平行的条带之间的多个方形体极接点孔洞所组成的。每个方形体极接点孔洞是被定向成使得每个方形体极接点孔洞的侧边中的两个侧边是平行于所述多晶硅的条带。源极接点区域亦被设置在所述平行的多晶硅的条带之间，并且位于相邻的方形体极接点孔洞之间。
发明内容
在一实施例中，一种半导体结构被揭示。所述半导体结构包含多个多晶硅区域，其被设置在一半导体层中；一源极区域，其被设置在所述多个多晶硅区域之间；以及多个体极接点孔洞，其被设置在所述源极区域中。所述多个体极接点孔洞的每个体极接点孔洞是具有在所述半导体层的一工作表面之处构成一多边形的形状的侧边，并且其中所述多边形是相对所述多晶硅区域中的一多晶硅区域的一实质平的表面为倾斜的。
附图说明
了解到图式是仅描绘范例实施例，并且因此在范畴上并不被视为限制性的，所述范例实施例将会透过所附的图式的使用，以额外的特定性及细节来加以描述，其中：
图1是一种用于半导体结构的强化的效能的改善的体极接点布局的一范例实施例的立体图。
图2至11是用于半导体结构的强化的效能的改善的体极接点布局的范例实施例的俯视图。
图12是一种可被利用以实施本发明内容的改善的体极接点布局中的一或多个体极接点布局的范例的半导体电路的方块图。
图13是一种用于形成体极接点的范例的方法的流程图。
根据常见的实务，所述的各种特点并未按照比例绘制，而是被绘制以强调相关于所述范例实施例的特定特点。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图及具体实施例对本发明进行详细描述。
本发明内容的实施例是提供一种用于一半导体结构的新颖的体极接点布局。例如，所述半导体结构可以内含在被形成于一半导体电路、晶圆、芯片或晶粒中的一金属氧化物半导体场效电晶管(MOSFET)中。所述MOSFET例如可以是一n通道MOS(NMOS)、p通道MOS(PMOS)、互补MOS(CMOS)、或是双重扩散MOS(DMOS)电晶管。在某些实施例中，此种MOSFET例如可以利用一种绝缘体上硅(SOI)的制造技术来加以形成。在其它实施例中，此种MOSFET可以针对于硅化体极接点(或者是，在非硅化物的体极接点上)加以形成。就此而论，所述半导体结构例如可以是一被利用在电源供应器或是电源管理电路中的MOSFET。此种电源管理电路例如可被利用作为在像是智能型手机的产品或类似的其它产品中的电源供应器的构件。
在一或多个范例实施例中，一种体极接点布局是被提供用于一半导体结构。明确地说，多个体极接点被形成在所述源极区域中，其中所述源极区域是被设置在多个栅极中的两个栅极之间。在某些范例实施例中，如同在图式中所示，所述栅极是被设置在一半导体层上，并且每个栅极是在一坐标空间中平行于一y轴来延伸。然而，在某些范例实施例中，所述栅极是被设置在一半导体层中，并且每个栅极是在一坐标空间中平行于一y轴来延伸。再者，在范例的实施例中，所述源极区域是被设置在所述半导体结构中。在范例的实施例中，每个源极区域的一相邻所述栅极的部分是具有一平行于所述y轴而延伸的宽度，其比在x轴上与所述栅极相距一段距离处的所述源极区域平行于所述y轴的宽度还大。在范例的实施例中，所述多个体极接点的每个体极接点是具有构成一多边形或是一经修改的多边形的形状的侧边。在某些实施例中，一经修改的多边形是一圆形。为了此发明内容的目的，一经修改的多边形是一包含一或多个经修改的(例如，圆形或削角的)角落及/或侧边的多边形。在各种的实施例中，一体极接点的侧边可以重迭所述两个栅极(如同在图2、6、7、9及11中所示)、触及所述两个栅极(如同在图1、3、4、8及10中所示)、或是在所述两个栅极之间包含一间隔(如同在图5中所示)。再者，一体极接点并不必是在所述两个栅极之间居中的(centered)。
在范例的实施例中，每个体极接点的一侧边是相对所述多个栅极的一栅极的一侧边为"倾斜的(canted)"。若一体极接点的多边形或是经修改的多边形的一侧边被定向为偏离所述栅极的一或两者的一侧边一角度偏差θ，则所述体极接点是"倾斜的"。在某些范例实施例中，每个体极接点是以一介于5度到85度之间的角度"倾斜的"。再者，当一体极接点是"倾斜的"，则所述体极接点在一坐标系统中平行于一y轴来延伸的宽度是随着所述体极接点从大约所述体极接点的中心接近所述多个栅极中的一栅极而减小。
由于所述体极接点是"倾斜的"，因此相较于被习知的体极接点所取代的(displaced)宽度，所述半导体结构的源极区域的一相邻栅极的实质较小的宽度被取代。换言之，相较于习知技术的利用例如是方形的体极接点，其侧边中的一或多个是邻接一栅极的侧边并且因此在横跨源极区域界定一均匀的宽度的情形，利用在此发明内容中的实施例的相邻栅极并且平行于一y轴而延伸的源极宽度是较大的。再者，对照习知的体极接点，所述"倾斜的"体极接点并未显著缩减在所牵涉到的半导体结构中的源极区域的宽度，同时保持在交替的栅极线之间的间隔为小的。因此，相较于具有习知的体极接点的MOSFET的导通状态电阻(Ronsp)，纳入具有在此发明的"倾斜的"体极接点的半导体结构的MOSFET的Ronsp是显著地被改善。例如，对于0.13μm技术的半导体装置而言，具有"倾斜的"体极接点的MOSFET的Ronsp可以低30％之多，并且对于更小的特征尺寸技术的装置而言可以是更低的。相较于具有习知的体极接点的MOSFET的Ronsp，此在具有"倾斜的"体极接点的MOSFET的Ronsp上的改善的存在主要是因为不同于习知的MOSFET，在具有"倾斜的"体极接点的MOSFET中的源极宽度并未显著地被缩减，即使在一MOSFET中由一"倾斜的"体极接点所造成的源极开口可以是和一习知的体极接点所造成的源极开口实际相同的。因此，一具有"倾斜的"体极接点的MOSFET的有效通道宽度是显著大于一具有类似尺寸的习知的体极接点的MOSFET的有效通道宽度。
值得注意的是，一被利用以制造习知的半导体结构(例如，MOSFET)的类似的制程及设备亦可被利用以制造具有"倾斜的"体极接点的半导体结构。再者，此种"倾斜的"体极接点可被利用在任何具有集成的(integrated)体极接点的MOSFET中、或是在任何包含集成的体极束缚(ties)的MOSFET中。然而，在其中源极开口是构成MOSFET的间距(例如，在栅极之间的距离)的一大部分的例如是低电压的MOSFET上，此种"倾斜的"体极接点的利用将可能会具有最大的效果。
概括来说，本发明内容是利用最小尺寸的体极接点以及介于其间的空间距离，以最小化在栅极之间沿着坐标系统的x轴的距离，此最小化间距并且最大化源极区域靠近所牵涉到的半导体结构的栅极在y轴上的宽度。因此，本发明内容是使得最小尺寸的体极接点能够被形成在一种半导体结构(例如，MOSFET)中，而不放松间距或是牺牲所牵涉到的任何源极区域。
在其它范例实施例中，所述体极接点可具有不同的形状。例如，多个体极接点可被形成在一MOSFET中，并且所述体极接点中的一或多个可具有一多边形、矩形、平行四边形、梯形、五边形、六边形、八边形、星形、圆形、或是四边形的形状，其具有或不具有经修改的(例如，圆形或削角的)角落及/或侧边。在某些实施例中，所述体极接点的形状可以在一制造(例如，微影)制程期间，利用例如是一光学邻近效应修正(OPC)的衬线(serif)来加以形成或修改。
图1是描绘根据本发明内容的一范例实施例的一种用于强化的效能的半导体结构100的一立体图。例如，在一实施例中，半导体结构100可以内含在被形成于一半导体电路、晶圆、芯片或晶粒中的一MOSFET内。所述MOSFET可以是一NMOS或PMOS电晶管。在某些实施例中，半导体结构100可被利用在一功率MOSFET中。
参照在图1中所示的范例实施例，半导体结构100包含一第一栅极102、一第二栅极104，其被设置在所述半导体结构100的一半导体层140上，并且在一坐标空间101中平行于所述y轴来延伸；以及一源极区域106，其被设置在所述第一栅极102与第二栅极104之间。在范例的实施例中，所述源极区域106是被设置在半导体结构100中。多个(例如是多个，尽管只有三个被展示)体极接点108、110、112是被形成在介于所述第一栅极102与第二栅极104的侧边之间的源极区域106中。如同在以上所提及的，尽管所述体极接点108、110、112是被展示为在所述栅极102、104之间居中的，但是在某些实施例中，它们并不一定是在所述栅极102、104之间居中的。在此范例实施例中，每个体极接点108、110、112是"倾斜的"；换言之，每个体极接点108、110、112具有一侧边是被定向为具有偏离一栅极102、104的一侧边116的一角度偏差θ114。在一范例实施例中，所述角度偏差是45度。就此而论，在所示的立体图中，每个体极接点108、110、112在所述半导体层140的一工作表面142之处看起来是菱形的。所述工作表面142是平行于坐标系统101的xy平面。再者，由于所述"倾斜的"体极接点108、110、112，因此每个源极区域的一相邻所述栅极的部分具有一平行于所述y轴来延伸的宽度，其比在坐标空间101中的x轴上与所述栅极102、104相距一段距离处的所述源极区域平行于所述y轴的宽度还大。
在某些实施例中，半导体结构100例如可以内含在一NMOS电晶管中，其中源极区域106包含一种具有一n型导电度的适当的材料，并且体极接点108、110、112包含一种具有一p型导电度的适当经掺杂的材料。在其它实施例中，半导体结构100例如可以内含在一PMOS电晶管中，其中源极区域106包含一种具有一p型导电度的适当的材料，并且体极接点108、110、112包含一种具有一n型导电度的适当经掺杂的材料。在范例的实施例中，所述栅极102、104是多晶硅；然而，此只是一个例子而已，因而并不意味是限制性的。
图2是描绘根据本发明内容的一第二范例实施例的一种用于强化的效能的第二半导体结构200的俯视图。例如，在一实施例中，半导体结构200可以内含在被形成于一半导体电路、晶圆、芯片或晶粒中的一MOSFET内。所述MOSFET可以是一NMOS或PMOS电晶管。在某些实施例中，半导体结构200可被利用在一功率MOSFET中。
参照在图2中所示的范例实施例，半导体结构200包含一第一栅极202、一第二栅极204，其被设置在所述半导体结构200的一半导体层上并且平行于在一坐标空间201中的y轴来延伸；以及一源极区域206，其被设置在所述第一栅极202与第二栅极204之间。在范例的实施例中，所述源极区域206是被设置在所述半导体结构200中。多个(例如是多个，尽管只有三个被展示)体极接点208、210、212是被形成在介于所述第一栅极202与第二栅极204的侧边之间的源极区域206中。如同在以上所提及的，尽管所述体极接点208、210、212是被展示为在所述栅极202、204之间居中的，但是在某些实施例中，它们并不一定是在所述栅极202、204之间居中的。在此范例实施例中，每个体极接点208、210、212是"倾斜的"；换言之，每个体极接点208、210、212具有一侧边被定向为具有偏离一栅极202、204的一侧边216的一角度偏差θ214。在一范例实施例中，所述角度偏差是45度。就此而论，在所示的立体图中，每个体极接点208、210、212在所述半导体层的一工作表面之处看起来是菱形的。所述工作表面是平行于所述坐标系统201的xy平面。再者，由于所述"倾斜的"体极接点208、210、212，因此每个源极区域的一相邻所述栅极的部分具有一平行于所述y轴来延伸的宽度，其比在坐标空间201中的x轴上与所述栅极202、204相距一段距离处的所述源极区域平行于所述y轴的宽度还大。
在某些实施例中，半导体结构200例如可以内含在一NMOS电晶管中，其中源极区域206包含一种具有一n型导电度的适当的材料，并且体极接点208、210、212包含一种具有一p型导电度的适当经掺杂的材料。在其它实施例中，半导体结构200例如可以内含在一PMOS电晶管中，其中源极区域206包含一种具有一p型导电度的适当的材料，并且体极接点208、210、212包含一种具有一n型导电度的适当经掺杂的材料。在范例的实施例中，所述栅极202、204是多晶硅；然而，此只是一个例子而已，因而并不意味是限制性的。
值得注意的是，介于在半导体结构200中的第一栅极202与第二栅极204之间的间距或距离是实际上等同于在被配置为MOSFET的习知的半导体结构中的栅极之间的间距。然而，在半导体结构200中利用所述"倾斜的"体极接点208、210、212而不是习知的体极接点是缩减相邻栅极的源极区域被所述体极接点所取代的量。事实上，例如，相对于在一利用习知的体极接点的类似的半导体结构中的源极区域的一50％的损失，在一利用此种"倾斜的"体极接点的半导体结构200中的源极区域(线性尺寸)有一大约17％的损失。
图3是描绘根据本发明内容的一第三范例实施例的一种用于强化的效能的第三半导体结构300的俯视图。在所示的实施例中，半导体结构300例如可以内含在被形成于一半导体电路、晶圆、芯片或晶粒中的一MOSFET内。所述MOSFET例如可以是一NMOS或PMOS电晶管。在某些实施例中，半导体结构300可被利用作为一功率MOSFET。
参照在图3中所示的范例实施例，半导体结构300包含一第一栅极302、一第二栅极304，其被设置在所述半导体结构300的一半导体层上并且平行于在一坐标空间301中的y轴来延伸；以及一源极区域306，其被设置在所述第一栅极302与第二栅极304之间。在范例的实施例中，所述源极区域306是被设置在所述半导体结构300中。多个(例如是多个，尽管只有三个被展示)体极接点308、310、312是被形成在介于所述第一栅极302与第二栅极304之间的源极区域306中。尽管所述体极接点308、310、312被展示为在所述栅极302、304之间居中的，但是在某些实施例中，它们并不一定是在所述栅极302、304之间居中的。在此范例实施例中，每个体极接点308、310、312是"倾斜的"；换言之，每个体极接点308、310、312具有一侧边被定向为具有偏离一栅极302、304的一侧边316的一角度偏差θ314。在一范例实施例中，所述角度偏差是45度。就此而论，在所示的立体图中，每个体极接点308、310、312在所述半导体层的一工作表面之处看起来是菱形的。所述工作表面是平行于所述坐标系统301的xy平面。再者，由于所述"倾斜的"体极接点308、310、312，每个源极区域的一相邻所述栅极的部分具有一平行于所述y轴来延伸的宽度，其比在坐标空间301中的x轴上与所述栅极302、304相距一段距离处的所述源极区域平行于所述y轴的宽度还大。
在某些实施例中，半导体结构300例如可以内含在一NMOS电晶管中，其中源极区域306包含一种具有一n型导电度的适当的材料，并且体极接点308、310、312包含一种具有一p型导电度的适当经掺杂的材料。在其它实施例中，半导体结构300例如可以内含在一PMOS电晶管中，其中源极区域306包含一种具有一p型导电度的适当的材料，并且体极接点308、310、312包含一种具有一n型导电度的适当经掺杂的材料。在范例的实施例中，所述栅极302、304是多晶硅；然而，此只是一个例子而已，因而并不意味是限制性的。
值得注意的是，在图3所示的半导体结构300的布局以及图2所示的半导体结构200之间的主要差异是在半导体结构300中的源极区域302的开口相对于在半导体结构200中的源极区域202的开口而被增大。就此而论，所述"倾斜的"体极接点308、310、312的每一个几乎接触到所述第一栅极302或是第二栅极304。因此，在每个"倾斜的"体极接点308、310、312以及所述栅极302或栅极304之间的源极区域的实际损失等于零，并且在相邻栅极之间的距离是1.4(2的平方根)个单位(其中1单位是等于在一给定的技术中所容许的最小微影尺寸)，此相对用于习知的体极接点的1+2*x个单位。值得注意的是，"x"的值(亦即，在一习知的体极接点的一侧边与一栅极的所述侧边之间的距离)对于不同的半导体技术而言为不同的，因而通常必须被优化以确保没有源极宽度会损失。在任何情况下，若"x"的值大于0.2个单位，则此种"倾斜的"体极接点在MOSFET中的使用是优于习知的体极接点在MOSFET中的使用。
图4是描绘根据本发明内容的一第四范例实施例的一种用于强化的效能的第四半导体结构400的俯视图。在所示的实施例中，半导体结构400例如可以内含在被形成于一半导体电路、晶圆、芯片或晶粒中的一MOSFET内。所述MOSFET例如可以是一NMOS或PMOS电晶管。在某些实施例中，半导体结构400可被利用作为一功率MOSFET。
参照在图4中所示的范例实施例，半导体结构400包含一第一栅极402、一第二栅极404，其被设置在所述半导体结构400的一半导体层上并且平行于在一坐标空间401中的y轴来延伸；以及一源极区域406，其被设置在所述第一栅极402与第二栅极404之间。在范例的实施例中，所述源极区域406是被设置在所述半导体结构400中。多个(例如是多个，尽管只有三个被展示)体极接点408、410、412是被形成在介于所述第一栅极402与第二栅极404之间的源极区域406中。尽管所述体极接点408、410、412被展示为在所述栅极402、404之间居中的，但是在某些实施例中，它们并不一定是在所述栅极402、404之间居中的。在此范例实施例中，每个体极接点408、410、412是"倾斜的"；换言之，每个体极接点408、410、412具有一侧边被定向为具有偏离一栅极402、404的一侧边416的一角度偏差θ414。在一范例实施例中，所述角度偏差是介于大约5度到85度之间。就此而论，在所示的立体图中，每个体极接点408、410、412在所述半导体结构400的一工作表面之处看起来大致是多边形的，其中一侧边是以一不等于0或90度的角度θ414来加以绘制。然而，在某些实施例中，所述体极接点408、410、412中的一或多个在所述半导体层的一工作表面之处可被塑形为一矩形、平行四边形、梯形、五边形、六边形、或是八边形与类似者。所述工作表面是平行于所述坐标系统401的xy平面。再者，由于所述"倾斜的"体极接点408、410、412，因此每个源极区域的一相邻所述栅极的部分具有一平行于所述y轴来延伸的宽度，其比在坐标空间401中的x轴上与所述栅极402、404相距一段距离处的所述源极区域平行于所述y轴的宽度还大。
在某些实施例中，半导体结构400例如可以内含在一NMOS电晶管中，其中源极区域406包含一种具有一n型导电度的适当的材料，并且体极接点408、410、412包含一种具有一p型导电度的适当经掺杂的材料。在其它实施例中，半导体结构400例如可以内含在一PMOS电晶管中，其中源极区域406包含一种具有一p型导电度的适当的材料，并且体极接点408、410、412包含一种具有一n型导电度的适当经掺杂的材料。在范例的实施例中，所述栅极402、404是多晶硅；然而，此只是一个例子而已，因而并不意味是限制性的。
图5是描绘根据本发明内容的一第五范例实施例的一种用于强化的效能的第五半导体结构500的俯视图。在所示的实施例中，半导体结构500例如可以内含在被形成于一半导体电路、晶圆、芯片或晶粒中的一MOSFET内。所述MOSFET例如可以是一NMOS或PMOS电晶管。在某些实施例中，半导体结构500可被利用作为一功率MOSFET。
参照在图5中所示的范例实施例，半导体结构500包含一第一栅极502、一第二栅极504，其被设置在所述半导体结构500的一半导体层上并且平行于在一坐标空间501中的y轴来延伸；以及一源极区域506，其被设置在所述第一栅极502与第二栅极504之间。在范例的实施例中，所述源极区域506是被设置在所述半导体结构500中。多个(例如是多个，尽管只有三个被展示)体极接点508、510、512是被形成在介于所述第一栅极502与第二栅极504之间的源极区域506中。尽管所述体极接点508、510、512被展示为在所述栅极502、504之间居中的，但是在某些实施例中，它们并不一定是在所述栅极502、504之间居中的。在此范例实施例中，每个体极接点508、510、512在所述半导体层的一工作表面之处是实质圆形的。所述工作表面是平行于所述坐标系统501的xy平面。例如，每个体极接点508、510、512原先可能已经被绘制为一矩形，但是在制程期间最终被形成为一圆形、或是一类似圆形的多边形(例如，具有侧边的圆形)。再者，由于所述圆形体极接点508、510、512，因此每个源极区域的一相邻所述栅极的部分具有一平行于所述y轴来延伸的宽度，其比在坐标空间501中的x轴上与所述栅极502、504相距一段距离处的所述源极区域平行于所述y轴的宽度还大。
在某些实施例中，半导体结构500例如可以内含在一NMOS电晶管中，其中源极区域506包含一种具有一n型导电度的适当的材料，并且体极接点508、510、512包含一种具有一p型导电度的适当经掺杂的材料。在其它实施例中，半导体结构500例如可以内含在一PMOS电晶管中，其中源极区域506包含一种具有一p型导电度的适当的材料，并且体极接点508、510、512包含一种具有一n型导电度的适当经掺杂的材料。在范例的实施例中，所述栅极502、504是多晶硅；然而，此只是一个例子而已，因而并不意味是限制性的。
图6是描绘根据本发明内容的一第六范例实施例的一种用于强化的效能的第六半导体结构600的俯视图。在所示的实施例中，半导体结构600例如可以内含在被形成于一半导体电路、晶圆、芯片或晶粒中的一MOSFET内。所述MOSFET例如可以是一NMOS或PMOS电晶管。在某些实施例中，半导体结构600可被利用作为一功率MOSFET。
参照在图6中所示的范例实施例，半导体结构600包含一第一栅极602、一第二栅极604，其被设置在所述半导体结构600的一半导体层上并且平行于在一坐标空间601中的y轴来延伸；以及一源极区域606，其被设置在所述第一栅极602与第二栅极604之间。在范例的实施例中，所述源极区域606是被设置在所述半导体结构600中。多个(例如是多个，尽管只有三个被展示)体极接点608、610、612是被形成在介于所述第一栅极602与第二栅极604之间的源极区域606中。尽管所述体极接点608、610、612被展示为在所述栅极602、604之间居中的，但是在某些实施例中，它们并不一定是在所述栅极602、604之间居中的。在此范例实施例中，每个体极接点608、610、612在所述半导体层的一工作表面之处的形状是一具有经修改的圆形或削角的角落的四边形。所述工作表面是平行于所述坐标系统601的xy平面。例如，四分之一圆的材料可以从每个体极接点的每个角落被移除，以形成所展示的体极接点608、610、612。在此范例实施例中，每个经修改的角落的顶点相对栅极602、604的侧边616的斜率(例如，θ614)是介于大约5度到85度之间。再者，由于每个经修改的角落的顶点相对栅极602、604的侧边616的斜率是介于大约5度到85度之间，因此每个源极区域的一相邻所述栅极的部分具有一平行于所述y轴来延伸的宽度，其比在坐标空间601中的x轴上与所述栅极602、604相距一段距离处的所述源极区域平行于所述y轴的宽度还大。
在某些实施例中，半导体结构600例如可以内含在一NMOS电晶管中，其中源极区域606包含一种具有一n型导电度的适当的材料，并且体极接点608、610、612包含一种具有一p型导电度的适当经掺杂的材料。在其它实施例中，半导体结构600例如可以内含在一PMOS电晶管中，其中源极区域606包含一种具有一p型导电度的适当的材料，并且体极接点608、610、612包含一种具有一n型导电度的适当经掺杂的材料。在范例的实施例中，所述栅极602、604是多晶硅；然而，此只是一个例子而已，因而并不意味是限制性的。
图7是描绘根据本发明内容的一第六范例实施例的一种用于强化的效能的第七半导体结构700的俯视图。在所示的实施例中，半导体结构700例如可以内含在被形成于一半导体电路、晶圆、芯片或晶粒中的一MOSFET内。所述MOSFET例如可以是一NMOS或PMOS电晶管。在某些实施例中，半导体结构700可被利用作为一功率MOSFET。
参照在图7中所示的范例实施例，半导体结构700包含一第一栅极702、一第二栅极704，其被设置在所述半导体结构700的一半导体层上并且平行于在一坐标空间701中的y轴来延伸；以及一源极区域706，其被设置在所述第一栅极702与第二栅极704之间。在范例的实施例中，所述源极区域706是被设置在所述半导体结构700中。多个(例如是多个，尽管只有三个被展示)体极接点708、710、712是被形成在介于所述第一栅极702与第二栅极704之间的源极区域706中。尽管所述体极接点708、710、712被展示为在所述栅极702、704之间居中的，但是在某些实施例中，它们并不一定是在所述栅极702、704之间居中的。在此范例实施例中，每个体极接点708、710、712的形状是一具有经修改的圆形或削角的角落的四边形。例如，每个体极接点的每个角落可以通过平滑化所述角落成为一圆弧来加以修改，以形成在所述半导体层的一工作表面之处所展示的体极接点708、710、712。所述工作表面是平行于所述坐标系统701的xy平面。在此范例实施例中，每个经修改的角落的顶点相对栅极702、704的侧边716的斜率(例如，θ714)是介于大约5度到85度之间。再者，由于每个经修改的角落的顶点相对栅极702、704的侧边716的斜率是介于大约5度到85度之间，因此每个源极区域的一相邻所述栅极的部分具有一平行于所述y轴来延伸的宽度，其比在坐标空间701中的x轴上与所述栅极702、704相距一段距离处的所述源极区域平行于所述y轴的宽度还大。
在某些实施例中，半导体结构700例如可以内含在一NMOS电晶管中，其中源极区域706包含一种具有一n型导电度的适当的材料，并且体极接点708、710、712包含一种具有一p型导电度的适当经掺杂的材料。在其它实施例中，半导体结构700例如可以内含在一PMOS电晶管中，其中源极区域706包含一种具有一p型导电度的适当的材料，并且体极接点708、710、712包含一种具有一n型导电度的适当经掺杂的材料。在范例的实施例中，所述栅极702、704是多晶硅；然而，此只是一个例子而已，因而并不意味是限制性的。
图8是描绘根据本发明内容的一第八范例实施例的一种用于强化的效能的第八半导体结构800的俯视图。在所示的实施例中，半导体结构800例如可以内含在被形成于一半导体电路、晶圆、芯片或晶粒中的一MOSFET内。所述MOSFET例如可以是一NMOS或PMOS电晶管。在某些实施例中，半导体结构800可被利用作为一功率MOSFET。
参照在图8中所示的范例实施例，半导体结构800包含一第一栅极802、一第二栅极804，其被设置在所述半导体结构800的一半导体层上并且平行于在一坐标空间801中的y轴来延伸；以及一源极区域806，其被设置在所述第一栅极802与第二栅极804之间。在范例的实施例中，所述源极区域806是被设置在所述半导体结构800中。多个(例如是多个，尽管只有三个被展示)体极接点808、810、812是被形成在介于所述第一栅极802与第二栅极804之间的源极区域806中。尽管所述体极接点808、810、812被展示为在所述栅极802、804之间居中的，但是在某些实施例中，它们并不一定是在所述栅极802、804之间居中的。在此范例实施例中，每个体极接点808、810、812在所述半导体层的一工作表面之处的形状是一个六边形。所述工作表面是平行于所述坐标系统801的xy平面。在此范例实施例中，每个体极接点808、810、812的每个垂直定向的侧边的顶点相对栅极802、804的侧边816的斜率(例如，θ814)可以是介于大约5度到85度之间的任意角度。再者，由于每个体极接点808、810、812的每个垂直定向的侧边的顶点相对栅极802、804的侧边816的斜率是介于大约5度到85度之间，因此每个源极区域的一相邻所述栅极的部分具有一平行于所述y轴来延伸的宽度，其比在坐标空间801中的x轴上与所述栅极802、804相距一段距离处的所述源极区域平行于所述y轴的宽度还大。
在某些实施例中，半导体结构800例如可以内含在一NMOS电晶管中，其中源极区域806包含一种具有一n型导电度的适当的材料，并且体极接点808、810、812包含一种具有一p型导电度的适当经掺杂的材料。在其它实施例中，半导体结构800例如可以内含在一PMOS电晶管中，其中源极区域806包含一种具有一p型导电度的适当的材料，并且体极接点808、810、812包含一种具有一n型导电度的适当经掺杂的材料。在范例的实施例中，所述栅极802、804是多晶硅；然而，此只是一个例子而已，因而并不意味是限制性的。
图9是描绘根据本发明内容的一第九范例实施例的一种用于强化的效能的第九半导体结构900的俯视图。在所示的实施例中，半导体结构900例如可以内含在被形成于一半导体电路、晶圆、芯片或晶粒中的一MOSFET内。所述MOSFET例如可以是一NMOS或PMOS电晶管。在某些实施例中，半导体结构900可被利用作为一功率MOSFET。
参照在图9中所示的范例实施例，半导体结构900包含一第一栅极902、一第二栅极904，其被设置在所述半导体结构900的一半导体层上并且平行于在一坐标空间901中的y轴来延伸；以及一源极区域906，其被设置在所述第一栅极902与第二栅极904之间。在范例的实施例中，所述源极区域906是被设置在所述半导体结构900中。多个(例如是多个，尽管只有三个被展示)体极接点908、910、912是被形成在介于所述第一栅极902与第二栅极904之间的源极区域906中。尽管所述体极接点908、910、912被展示为在所述栅极902、904之间居中的，但是在某些实施例中，它们并不一定是在所述栅极902、904之间居中的。在此范例实施例中，每个体极接点908、910、912在所述半导体层的一工作表面之处的形状是一八边形。所述工作表面是平行于所述坐标系统901的xy平面。在此范例实施例中，每个体极接点908、910、912的每个垂直定向的侧边的顶点相对栅极902、904的侧边916的斜率(例如，θ914)可以是介于大约5度到85度之间的任意角度。再者，由于每个体极接点908、910、912的每个垂直定向的侧边的顶点相对栅极902、904的侧边916的斜率是介于大约5度到85度之间，因此每个源极区域的一相邻所述栅极的部分具有一平行于所述y轴来延伸的宽度，其比在坐标空间901中的x轴上与所述栅极902、904相距一段距离处的所述源极区域平行于所述y轴的宽度还大。
在某些实施例中，半导体结构900例如可以内含在一NMOS电晶管中，其中源极区域906包含一种具有一n型导电度的适当的材料，并且体极接点908、910、912包含一种具有一p型导电度的适当经掺杂的材料。在其它实施例中，半导体结构900例如可以内含在一PMOS电晶管中，其中源极区域906包含一种具有一p型导电度的适当的材料，并且体极接点908、910、912包含一种具有一n型导电度的适当经掺杂的材料。在范例的实施例中，所述栅极902、904是多晶硅；然而，此只是一个例子而已，因而并不意味是限制性的。
图10是描绘根据本发明内容的一第十范例实施例的一种用于强化的效能的第十半导体结构1000的俯视图。在所示的实施例中，半导体结构1000例如可以内含在被形成于一半导体电路、晶圆、芯片或晶粒中的一MOSFET内。所述MOSFET例如可以是一NMOS或PMOS电晶管。在某些实施例中，半导体结构1000可被利用作为一功率MOSFET。
参照在图10中所示的范例实施例，半导体结构1000包含一第一栅极1002、一第二栅极1004，其被设置在所述半导体结构1000的一半导体层上并且平行于在一坐标空间1001中的y轴来延伸；以及一源极区域1006，其被设置在所述第一栅极1002与第二栅极1004之间。在范例的实施例中，所述源极区域1006是被设置在所述半导体结构1000中。多个(例如是多个，尽管只有三个被展示)体极接点1008、1010、1012是被形成在介于所述第一栅极1002与第二栅极1004之间的源极区域1006中。尽管所述体极接点1008、1010、1012被展示为在所述栅极1002、1004之间居中的，但是在某些实施例中，它们并不一定是在所述栅极1002、1004之间居中的。在此范例实施例中，每个体极接点1008、1010、1012在所述半导体层的一工作表面之处的形状是一个四边形。所述工作表面是平行于所述坐标系统1001的xy平面。在此范例实施例中，每个体极接点1008、1010、1012的每个垂直定向的侧边的顶点相对栅极1002、1004的侧边1016的斜率(例如，θ1014)可以是介于大约5度到85度之间的任意角度。值得注意的是，在某些实施例中，每个体极接点1008、1010、1012的相对的顶点可以不是彼此平行的。再者，由于每个体极接点1008、1010、1012的每个垂直定向的侧边的顶点相对栅极1002、1004的侧边1016的斜率是介于大约5度到85度之间，因此每个源极区域的一相邻所述栅极的部分具有一平行于所述y轴来延伸的宽度，其比在坐标空间1001中的x轴上与所述栅极1002、1004相距一段距离处的所述源极区域平行于所述y轴的宽度还大。
在某些实施例中，半导体结构1000例如可以内含在一NMOS电晶管中，其中源极区域1006包含一种具有一n型导电度的适当的材料，并且体极接点1008、1010、1012包含一种具有一p型导电度的适当经掺杂的材料。在其它实施例中，半导体结构1000例如可以内含在一PMOS电晶管中，其中源极区域1006包含一种具有一p型导电度的适当的材料，并且体极接点1008、1010、1012包含一种具有一n型导电度的适当经掺杂的材料。在范例的实施例中，所述栅极1002、1004是多晶硅；然而，此只是一个例子而已，因而并不意味是限制性的。
图11是描绘根据本发明内容的一第十一范例实施例的一种用于强化的效能的第十一半导体结构1100的俯视图。在所示的实施例中，半导体结构1100例如可以内含在被形成于一半导体电路、晶圆、芯片或晶粒中的一MOSFET内。所述MOSFET例如可以是一NMOS或PMOS电晶管。在某些实施例中，半导体结构1100可被利用作为一功率MOSFET。
参照在图11中所示的范例实施例，半导体结构1100包含一第一栅极1102、一第二栅极1104，其被设置在所述半导体结构1100的一半导体层上并且平行于在一坐标空间1101中的y轴来延伸；以及一源极区域1106，其被设置在所述第一栅极1102与第二栅极1104之间。在范例的实施例中，所述源极区域1106是被设置在所述半导体结构1100中。多个(例如是多个，尽管只有三个被展示)体极接点1108、1110、1112是被形成在介于所述第一栅极1102与第二栅极1104之间的源极区域1106中。尽管所述体极接点1108、1110、1112被展示为在所述栅极1102、1104之间居中的，但是在某些实施例中，它们并不一定是在所述栅极1102、1104之间居中的。在此范例实施例中，每个体极接点1108、1110、1112在所述半导体层的一工作表面之处的形状实质是一星形(或是十字形)。所述工作表面是平行于所述坐标系统1101的xy平面。再者，由于每个体极接点1108、1110、1112的形状实质是一星形(或是十字形)，因此每个源极区域的一相邻所述栅极的部分具有一平行于所述y轴来延伸的宽度，其比在坐标空间1101中的x轴上与所述栅极1102、1104相距一段距离处的所述源极区域平行于所述y轴的宽度还大。
在某些实施例中，半导体结构1100例如可以内含在一NMOS电晶管中，其中源极区域1106包含一种具有一n型导电度的适当的材料，并且体极接点1108、1110、1112包含一种具有一p型导电度的适当经掺杂的材料。在其它实施例中，半导体结构1100例如可以内含在一PMOS电晶管中，其中源极区域1106包含一种具有一p型导电度的适当的材料，并且体极接点1108、1110、1112包含一种具有一n型导电度的适当经掺杂的材料。在范例的实施例中，所述栅极1102、1104是多晶硅；然而，此只是一个例子而已，因而并不意味是限制性的。
图12是一种包含一电压调节器1205的范例的系统1200的方块图，其可被利用以实施本发明内容的一或多个范例实施例。例如，系统1200可被利用以实施一或多个具有"倾斜的"及/或"经修改的"体极接点的半导体结构，例如是在图1至11中所示的半导体结构100至1100。
参照在图12中所示的范例实施例，电压调节器1205是从一电源(例如，线路电源、电池电源)1201接收一输入电压1206，并且将所述输入电压1206转换成为一输出电压1208以供一负载1203来接收。所述负载1203可包含但不限于一或多个处理器(例如，一中央处理单元(CPU)、一微控制器、微处理器、一现场可编程的门阵列(FPGA)、一特殊应用集成电路(ASIC)、等等)；一显示设备(例如，一发光二极管(LED)显示器、一液晶显示器(LCD)、一阴极射线管(CRT)显示器、等等)；一内存装置(例如，一传统的硬盘、一易失性或非易失性媒体，例如是一固态硬盘、随机存取内存(RAM)(其包含但不限于同步的动态随机存取内存(SDRAM)、双倍数据率(DDR)RAM、RAMBUS动态RAM(RDRAM)、静态RAM(SRAM)、等等))、电性可抹除的可编程的ROM(EEPROM)、以及闪存、等等)；其它外围装置；一内部的装置构件；或是其它构件。
所述半导体电路1200是通过利用一传送控制信号至一高侧FET驱动器1212以及一低侧FET驱动器1214的脉波宽度调变(PWM)控制器1210，以将输入电压1206转换成为输出电压1208。所述高侧FET驱动器1212以及低侧FET驱动器1214是将一高侧FET1202以及一低侧FET1204切换导通及关断。因此，一方波是从所述输入电压1206来加以产生。所述方波接着可以利用一包括一电感器1216以及一电容器1218的LC电路而被平滑化，以产生所要的输出电压1208。
内含在所述半导体电路1200中的每个电晶管1202、1204是一MOSFET，其包含多个如同以上在图1-11中所叙述的"倾斜的"体极接点。再者，在范例的实施例中，所述电晶管1202、1204可被形成在和所述PWM控制器1210以及驱动器1212、1214相同的晶粒上。在其它实施例中，所述电晶管1202、1204并未被形成在和所述PWM控制器1210以及驱动器1212、1214相同的晶粒上。就此而论，每个电晶管1202、1204(以及半导体电路1200)的操作效能是实质高于利用习知的体极接点的此种半导体电路的操作效能。
图13是一种用于形成体极接点的范例的方法1300的流程图。所述方法1300包括在一半导体基板上图案化一源极区域以及一漏极区域(方块1302)、以及植入所述源极区域与漏极区域(方块1304)。所述源极与漏极区域可以利用习知的方法来加以图案化及植入。在某些范例实施例中，所述源极与漏极区域可以利用一种P型掺杂物来加以植入。在其它范例实施例中，所述源极与漏极区域可以利用一种N型掺杂物来加以植入。
所述方法1300进一步包括在所述半导体基板上图案化一体极接点，其中所述体极接点的图案具有一在一坐标空间中平行于一y轴来延伸的宽度，随着所述体极接点的图案从大约所述体极接点的图案的中心接近所述半导体结构的一栅极，所述宽度会减小(方块1306)。在某些范例实施例中，所述体极接点的图案是具有在所述半导体基板的一工作表面之处构成一多边形或是经修改的多边形的形状的侧边。在某些实施例中，所述多边形以及经修改的多边形可以是以上在图1-11中所论述的多边形以及经修改的多边形的任一个。例如，所述经修改的多边形可以是一具有至少一经修改的角落、侧边或是两者的多边形，其包含是一圆形。再者，所述多边形可以是以下中的一者：方形、矩形、平行四边形、梯形、五边形、六边形、八边形、星形或是四边形。在某些实施例中，方法1300可进一步包括利用习知的技术以植入所述体极区域。在某些范例实施例中，所述体极区域可被植入一种N型掺杂物。在某些其它范例实施例中，所述体极区域可被植入一种P型掺杂物。
范例实施例
例子1包含一种半导体结构，其包括：多个设置在一半导体层上的栅极，每个栅极是在一坐标空间中平行于一y轴来延伸；一源极区域，其被设置在所述多个栅极中的两个之间；多个体极接点，其被设置在每个源极区域中；并且其中每个源极区域的一相邻所述栅极的部分具有一平行于所述y轴来延伸的宽度，其比在所述x轴上与所述栅极相距一段距离处的所述源极区域平行于所述y轴的宽度还大。
例子2包含例子1的半导体结构，其中所述多个体极接点的每个体极接点具有在所述半导体层的一工作表面之处构成一多边形或是一经修改的多边形的形状的侧边。
例子3包含例子2的半导体结构，其中所述多边形或是经修改的多边形具有一相对所述多个栅极的一栅极的一侧边倾斜的侧边。
例子4包含例子2-3的任一个的半导体结构，其中所述多边形是以下中的一者：方形、矩形、平行四边形、梯形、五边形、六边形、八边形、星形或是一四边形。
例子5包含例子2-4的任一个的半导体结构，其中所述经修改的多边形是一具有至少一经修改的角落、侧边、或是两者的多边形。
例子6包含例子2-5的任一个的半导体结构，其中所述经修改的多边形实质是一圆形。
例子7包含例子3-6的任一个的半导体结构，其中所述多个体极接点的每个体极接点具有一被定向为具有一偏离所述多个栅极的一栅极的一侧边的介于5度到85度之间的角度偏差的侧边。
例子8包含例子1-7的任一个的半导体结构，其中所述半导体结构是内含在一电晶管中。
例子9包含一种半导体电路，其包括：多个场效电晶管(FET)；一第一FET驱动器，其耦接至所述多个FET的一第一FET；以及一第二FET驱动器，其耦接至所述多个FET的一第二FET，其中所述多个FET中的至少一FET包含：多个设置在一半导体层上的栅极，每个栅极是在一坐标空间中平行于一y轴来延伸；一源极区域，其被设置在所述多个栅极中的两个之间；以及多个体极接点，其被设置在每个源极区域中，其中每个体极接点具有一平行于所述y轴来延伸的宽度，随着所述体极接点从大约所述体极接点的中心接近所述多个栅极的一栅极，所述宽度会减小。
例子10包含例子9的半导体电路，其中所述多个体极接点的每个体极接点具有在所述半导体层的一工作表面之处构成一多边形或是一经修改的多边形的形状的侧边。
例子11包含例子10的半导体电路，其中所述多边形或是经修改的多边形具有一相对所述多个栅极的一栅极的一侧边倾斜的侧边。
例子12包含例子10-11的任一个的半导体电路，其中所述多边形是以下中的一者：方形、矩形、平行四边形、梯形、五边形、六边形、八边形、星形或是四边形。
例子13包含例子10-12的任一个的半导体电路，其中所述经修改的多边形是一具有至少一经修改的角落、侧边、或是两者的多边形。
例子14包含例子10-13的任一个的半导体电路，其中所述经修改的多边形实质是一圆形。
例子15包含一种用于形成体极接点的方法，所述方法包括：在一半导体基板上图案化一源极区域以及一漏极区域；植入所述源极区域以及所述漏极区域；以及在所述半导体基板上图案化一体极接点，其中所述体极接点的所述图案具有一在一坐标空间中平行于一y轴来延伸的宽度，随着所述体极接点的所述图案从大约所述体极接点的所述图案的中心接近所述半导体结构的一栅极，所述宽度会减小。
例子16包含例子15的方法，其进一步包括植入所述体极接点。
例子17包含例子15-16的任一个的方法，其中所述体极接点的所述图案具有在所述半导体基板的一工作表面之处构成一多边形或是经修改的多边形的形状的侧边。
例子18包含例子15-17的任一个的方法，其中植入所述源极区域以及所述漏极区域包括在所述漏极区域以及所述源极区域中植入一种P型掺杂物，并且其中植入所述体极接点包括在所述体极接点中植入一种N型掺杂物。
例子19包含例子15-18的任一个的方法，其中植入所述源极区域以及所述漏极区域包括在所述漏极区域以及所述源极区域中植入一种N型掺杂物，并且其中植入所述体极接点包括在所述体极接点中植入一种P型掺杂物。
例子20包含一种系统，其包括：一电源，其被配置以提供一电压信号；一电压调节器，其被配置以调节来自所述电源的所述电压信号并且产生一输出电压信号；一负载，其耦接至所述电压调节器以接收所述输出电压信号；并且其中所述电压调节器、所述电源或是所述负载中的至少一个包含一用在产生所述输出电压信号的场效电晶管(FET)，并且其中所述FET包含：多个设置在一半导体层上的栅极，每个栅极是在一坐标空间中平行于一y轴来延伸；一源极区域，其被设置在所述多个栅极中的两个之间；多个体极接点，其被设置在每个源极区域中；并且其中每个源极区域的一相邻所述栅极的部分具有一平行于所述y轴来延伸的宽度，其比所述x轴上与所述栅极相距一段距离处的所述源极区域平行于所述y轴的宽度还大。
例子21包含例子20的系统，其中所述多个体极接点的每个体极接点具有在所述半导体层的一工作表面之处构成一多边形或是一经修改的多边形的形状的侧边。
例子22包含例子21的系统，其中所述多边形或是经修改的多边形具有一相对所述多个栅极的一栅极的一侧边倾斜的侧边。
例子23包含例子21-22的任一个的系统，其中所述多边形是以下中的一者：方形、矩形、平行四边形、梯形、五边形、六边形、八边形、星形或是四边形。
例子24包含例子21-23的任一个的系统，其中所述经修改的多边形是一具有至少一经修改的角落、侧边、或是两者的多边形。
例子25包含例子21-24的任一个的系统，其中所述多个体极接点的每个体极接点包含至少一具有一法线的侧边，所述法线被定向为具有一偏离所述多个栅极的一栅极的一侧边的法线的介于实质5度到85度之间的角度偏差。
尽管特定实施例已经在此加以描绘及叙述，但是所述技术中具有通常技能者将会体认到的是，被打算用以达成相同目的的任何配置都可被用于取代所展示的特定实施例。因此，本发明内容明白地是欲仅受限于所述权利要求书及其等同物。

Claims (25)

1.一种半导体结构，其包括：
多个栅极，其被设置在半导体层上，每个栅极在坐标空间中平行于y轴进行延伸；
源极区域，其被设置在所述多个栅极中的两个栅极之间；
多个体极接点，其被设置在每个源极区域中；以及
其中每个源极区域的相邻所述栅极的部分具有平行于所述y轴而延伸的宽度，其比在x轴上与所述栅极相距一段距离处的所述源极区域平行于所述y轴的宽度还大。
2.如权利要求1所述的半导体结构，其中所述多个体极接点的每个体极接点具有侧边，其在所述半导体层的工作表面之处构成多边形或是经修改的多边形的形状。
3.如权利要求2所述的半导体结构，其中所述多边形或是所述经修改的多边形具有侧边，其相对所述多个栅极之一栅极的侧边是倾斜的。
4.如权利要求2所述的半导体结构，其中所述多边形是以下中的一者：方形、矩形、平行四边形、梯形、五边形、六边形、八边形、星形或是四边形。
5.如权利要求2所述的半导体结构，其中所述经修改的多边形是具有至少一经修改的角落、侧边、或是两者的多边形。
6.如权利要求2所述的半导体结构，其中所述经修改的多边形实质是圆形。
7.如权利要求3所述的半导体结构，其中所述多个体极接点的每个体极接点具有的侧边被定向为与所述多个栅极之一栅极的侧边偏离了介于5度到85度之间的角度偏差。
8.如权利要求1所述的半导体结构，其中所述半导体结构是内含在电晶管中。
9.一种半导体电路，其包括：
多个场效电晶管FET；
第一FET驱动器，其耦接至所述多个FET的第一FET；以及
第二FET驱动器，其耦接至所述多个FET的第二FET，
其中所述多个FET中的至少一FET包含：
多个栅极，其被设置在半导体层上，每个栅极在坐标空间中平行于y轴进行延伸；
源极区域，其被设置在所述多个栅极中的两个栅极之间；以及
多个体极接点，其被设置在每个源极区域中，其中每个体极接点具有平行于所述y轴而延伸的宽度，随着所述体极接点从大约所述体极接点的中心接近所述多个栅极的栅极，所述宽度会减小。
10.如权利要求9所述的半导体电路，其中所述多个体极接点的每个体极接点具有侧边，其在所述半导体层的工作表面之处构成多边形或是经修改的多边形的形状。
11.如权利要求10所述的半导体电路，其中所述多边形或是经修改的多边形具有相对所述多个栅极的栅极的侧边为倾斜的侧边。
12.如权利要求10所述的半导体电路，其中所述多边形是以下中的一者：方形、矩形、平行四边形、梯形、五边形、六边形、八边形、星形或是四边形。
13.如权利要求10所述的半导体电路，其中所述经修改的多边形是具有至少一经修改的角落、侧边、或是两者的多边形。
14.如权利要求10所述的半导体电路，其中所述经修改的多边形实质是圆形。
15.一种用于形成体极接点的方法，所述方法包括：
在半导体基板上图案化源极区域以及漏极区域；
植入所述源极区域以及所述漏极区域；以及
在所述半导体基板上图案化体极接点，其中所述体极接点的所述图案具有在坐标空间中平行于y轴而延伸的宽度，随着所述体极接点的所述图案从大约所述体极接点的所述图案的中心接近所述半导体结构的栅极，所述宽度会减小。
16.如权利要求15所述的方法，其进一步包括植入所述体极接点。
17.如权利要求15所述的方法，其中所述体极接点的所述图案具有侧边，其在所述半导体基板的工作表面之处构成多边形或是经修改的多边形的形状。
18.如权利要求15所述的方法，其中植入所述源极区域以及所述漏极区域包括在所述漏极区域以及所述源极区域中植入P型掺杂物，并且其中植入所述体极接点包括在所述体极接点中植入N型掺杂物。
19.如权利要求15所述的方法，其中植入所述源极区域以及所述漏极区域包括在所述漏极区域以及所述源极区域中植入N型掺杂物，并且其中植入所述体极接点包括在所述体极接点中植入P型掺杂物。
20.一种系统，其包括：
电源，其被配置以提供电压信号；
电压调节器，其被配置以调节来自所述电源的所述电压信号并且产生输出电压信号；
负载，其耦接至所述电压调节器以接收所述输出电压信号；以及
其中所述电压调节器、所述电源或是所述负载中的至少一个包含场效电晶管(FET)，其用于产生所述输出电压信号，并且其中所述FET包含：
多个栅极，其被设置在半导体层上，每个栅极在坐标空间中平行于y轴进行延伸；
源极区域，其被设置在所述多个栅极中的两个栅极之间；
多个体极接点，其被设置在每个源极区域中；以及
其中每个源极区域的相邻所述栅极的部分具有平行于所述y轴而延伸的宽度，其比在x轴上与所述栅极相距一段距离处的所述源极区域平行于所述y轴的宽度还大。
21.如权利要求20所述的系统，其中所述多个体极接点的每个体极接点具有侧边，其在所述半导体层的工作表面之处构成多边形或是经修改的多边形的形状。
22.如权利要求21所述的系统，其中所述多边形或是经修改的多边形具有相对所述多个栅极的栅极的侧边为倾斜的侧边。
23.如权利要求21所述的系统，其中所述多边形是以下中的一者：方形、矩形、平行四边形、梯形、五边形、六边形、八边形、星形或是四边形。
24.如权利要求21所述的系统，其中所述经修改的多边形是具有至少一经修改的角落、侧边、或是两者的多边形。
25.如权利要求21所述的系统，其中所述多个体极接点的每个体极接点包含至少一具有法线的侧边，所述法线被定向为与所述多个栅极的栅极的侧边的法线偏离了介于大约5度到85度之间的角度偏差。
CN201510236507.1A 2014-05-12 2015-05-11 用于半导体结构的体极接点布局 Active CN105097892B (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US201461992115P 2014-05-12 2014-05-12
US61/992,115 2014-05-12
US201462007080P 2014-06-03 2014-06-03
US62/007,080 2014-06-03
US14/590,645 US9536952B2 (en) 2014-05-12 2015-01-06 Body contact layouts for semiconductor structures
US14/590,645 2015-01-06

Publications (2)

Publication Number Publication Date
CN105097892A true CN105097892A (zh) 2015-11-25
CN105097892B CN105097892B (zh) 2019-07-12

Family

ID=54368547

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510236507.1A Active CN105097892B (zh) 2014-05-12 2015-05-11 用于半导体结构的体极接点布局

Country Status (3)

Country Link
US (3) US9536952B2 (zh)
CN (1) CN105097892B (zh)
TW (1) TWI696262B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI651812B (zh) * 2015-05-27 2019-02-21 聯華電子股份有限公司 半導體裝置與其形成方法
US9799763B2 (en) * 2015-08-31 2017-10-24 Intersil Americas LLC Method and structure for reducing switching power losses
EP3319127B1 (en) * 2016-11-07 2020-12-30 ams AG Field effect transistor device with separate source and body contacts and method of producing the device
US11198484B2 (en) 2018-07-30 2021-12-14 Harley-Davidson Motor Company Group, LLC Assembly structure and method for electric vehicle

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002033399A (ja) * 2000-07-13 2002-01-31 Toshiba Corp 半導体集積回路及びその製造方法
CN1574335A (zh) * 2003-06-06 2005-02-02 半导体元件工业有限责任公司 具有金刚石形金属互连配置的半导体功率器件
US20100224936A1 (en) * 2009-03-03 2010-09-09 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100214271B1 (ko) 1996-06-29 1999-08-02 김영환 콘택홀용 위상 반전 마스크
US6084266A (en) 1998-03-02 2000-07-04 Vanguard International Semiconductor Corporation Layout of semiconductor devices to increase the packing density of a wafer
US20020071293A1 (en) * 2000-07-13 2002-06-13 Eden Richard C. Power semiconductor switching devices, power converters, integrated circuit assemblies, integrated circuitry, power current switching methods, methods of forming a power semiconductor switching device, power conversion methods, power semiconductor switching device packaging methods, and methods a of forming power transistor
KR100399363B1 (ko) * 2001-01-11 2003-09-26 삼성전자주식회사 반도체 장치 및 그 형성 방법
US6680150B2 (en) 2001-05-25 2004-01-20 Agere Systems Inc. Suppression of side-lobe printing by shape engineering
KR100634371B1 (ko) * 2004-05-25 2006-10-16 삼성전자주식회사 저항 소자를 구비하는 반도체 장치 및 그 제조 방법
TWI261891B (en) 2004-12-24 2006-09-11 Richtek Technology Corp Power metal oxide semiconductor transistor layout with lower output resistance and high current limit
JP2007081229A (ja) 2005-09-15 2007-03-29 Matsushita Electric Ind Co Ltd 半導体装置
US7960797B2 (en) 2006-08-29 2011-06-14 Micron Technology, Inc. Semiconductor devices including fine pitch arrays with staggered contacts
JP2008130995A (ja) * 2006-11-24 2008-06-05 Toshiba Corp 半導体記憶装置
KR100924611B1 (ko) 2007-05-11 2009-11-02 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
KR101031465B1 (ko) 2008-11-03 2011-04-26 주식회사 하이닉스반도체 반도체 소자의 미세 콘택홀 형성 방법
CN102859690B (zh) 2010-02-23 2015-02-18 松下电器产业株式会社 非易失性存储装置的制造方法、非易失性存储元件、及非易失性存储装置
JP2011249585A (ja) 2010-05-27 2011-12-08 Elpida Memory Inc 半導体装置の製造方法
KR101660782B1 (ko) 2010-07-29 2016-09-29 삼성전자주식회사 메모리 소자 및 이의 제조방법
JP2012156229A (ja) * 2011-01-25 2012-08-16 Renesas Electronics Corp 半導体装置およびその製造方法
KR101444543B1 (ko) 2012-11-26 2014-09-24 삼성전기주식회사 구동 회로, 구동 모듈 및 모터 구동 장치
US9018929B2 (en) * 2013-03-15 2015-04-28 Intersil Americas LLC Internal compensation for power management integrated circuits

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002033399A (ja) * 2000-07-13 2002-01-31 Toshiba Corp 半導体集積回路及びその製造方法
CN1574335A (zh) * 2003-06-06 2005-02-02 半导体元件工业有限责任公司 具有金刚石形金属互连配置的半导体功率器件
US20100224936A1 (en) * 2009-03-03 2010-09-09 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same

Also Published As

Publication number Publication date
US9536952B2 (en) 2017-01-03
TW201543650A (zh) 2015-11-16
CN105097892B (zh) 2019-07-12
US10665676B2 (en) 2020-05-26
US20180248006A1 (en) 2018-08-30
US9960236B2 (en) 2018-05-01
US20150325652A1 (en) 2015-11-12
US20170069719A1 (en) 2017-03-09
TWI696262B (zh) 2020-06-11

Similar Documents

Publication Publication Date Title
CN103219364B (zh) 半导体装置及其制造方法
CN104303314B (zh) 具有结终端扩展的半导体器件
CN101258587B (zh) 具有多漏结构的半导体功率器件及其相应的制造工艺
US20140035002A1 (en) High breakdown voltage semiconductor device
CN105097892A (zh) 用于半导体结构的体极接点布局
CN105359277B (zh) 场板沟槽fet以及半导体构件
US9911819B2 (en) Circuits using gate-all-around technology
JP2012527113A (ja) 超接合半導体装置
CN102723354A (zh) 高压功率ldmos器件及其制造方法
US20070120224A1 (en) Passivation structure with voltage equalizing loops
KR20160026756A (ko) 반도체 디바이스 및 반도체 디바이스의 제조 방법
CN103022127A (zh) 功率用半导体装置
CN102694024B (zh) 半导体器件
CN103855208A (zh) 一种高压ldmos集成器件
US9876107B2 (en) Semiconductor device having semiconductor elements on semiconductor substrate
DE102015102136A1 (de) Ein Halbleiterbauelement und ein Verfahren zum Bilden eines Halbleiterbauelements
CN106783940B (zh) 具有渐变浓度的边缘终端结构的功率半导体装置
CN104241137A (zh) 半导体结构及其制造方法
US10593791B2 (en) Semiconductor structure with current flow path direction controlling
CN105097890B (zh) 线型架构的功率半导体元件
CN203690304U (zh) 纵向超结金属氧化物场效应晶体管
KR102159418B1 (ko) 슈퍼 정션 mosfet 및 그 제조 방법
US20180190815A1 (en) High voltage p-type lateral double-diffused metal oxide semiconductor field effect transistor
CN207097826U (zh) 一种新型硅外延片构造的金氧半场效晶体管
KR100753772B1 (ko) 고전압 디모스 트랜지스터의 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant