CN105097832A - 一种阵列基板及其制作方法、显示装置 - Google Patents

一种阵列基板及其制作方法、显示装置 Download PDF

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Abstract

本发明实施例提供一种阵列基板及其制作方法、显示装置，涉及显示技术领域，能够增大像素单元的存储电容。所述阵列基板包括横纵交叉的栅线和数据线、与数据线交叉的公共电极线，由栅线和数据线交叉界定的多个像素单元，像素单元设置有像素电极；公共电极线上设置有与公共电极线电连接的第一凸起；栅线上设置有第一凹槽；第一凸起位于第一凹槽中；像素电极与第一凸起重叠。用于显示设备。

Description

一种阵列基板及其制作方法、显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板及其制作方法、显示装置。
背景技术
TFT-LCD(ThinFilmTransistorLiquidCrystalDisplay，薄膜晶体管-液晶显示器)作为一种平板显示装置，因其具有体积小、功耗低、无辐射以及制作成本相对较低等特点，而越来越多地被应用于高性能显示领域当中。
TFT-LCD实现一帧画面显示的基本原理是通过栅线依次从上到下对每一行像素单元输入一定宽度的方波进行选通，再通过数据线向被选通像素单元的存储电容充电。通过存储电容控制液晶分子在一段时间内保持的某一偏转角度，从而实现对光线强弱的控制。
然而，如果显示装置中的存储电容太小，会导致像素单元在电压保持阶段的亮度不能达到设计值，造成显示不良。
发明内容
本发明的实施例提供一种阵列基板及其制作方法、显示装置，能够增大像素单元的存储电容。
为达到上述目的，本发明的实施例采用如下技术方案：
本发明实施例的一方面，提供一种阵列基板，包括横纵交叉的栅线和数据线、与所述数据线交叉的公共电极线，由所述栅线和所述数据线交叉界定的多个像素单元，所述像素单元设置有像素电极；所述公共电极线上设置有与所述公共电极线电连接的第一凸起；所述栅线上设置有第一凹槽；所述第一凸起位于所述第一凹槽中；所述像素电极与所述第一凸起重叠。
优选的，所述像素电极完全覆盖所述第一凸起。
优选的，所述像素单元还包括TFT，所述TFT漏极的位置与所述第一凸起的位置相对应。
优选的，所述像素单元包括相邻，且与同一条数据线相连的第一像素单元和第二像素单元；所述第一像素单元中的公共电极线上还设置有与所述公共电极线电连接的第二凸起；所述第一像素单元中的栅线上还设置有第二凹槽；所述第二凸起位于所述第二凹槽中；所述第二凸起与所述第二像素单元的公共电极电连接。
优选的，还包括透明电连接线；所述透明电连接线与所述第二凸起和所述第二像素单元的公共电极直接接触；或者，所述第二像素单元中设置有导电块，所述导电块与第二像素单元的公共电极相连接，所述透明电连接线与所述第二凸起和所述导电块直接接触。
可选的，所述栅线还设置有第三凹槽，所述第三凹槽的开口方向与所述第一凹槽和所述第二凹槽的开口方向相反，所述导电块位于所述第三凹槽中。
优选的，所述公共电极线与所述栅线同材料。
本发明实施例的另一方面，提供一种显示装置，包括如上所述的任意一种阵列基板。
本发明实施例的又一方面，提供一种阵列基板的制作方法，包括：在衬底基板上，形成栅线、公共电极线的图案，所述栅线的图案上形成有第一凹槽，所述公共电极线的图案上形成有与所述公共电极线相连接的第一凸起；其中，所述第一凸起位于所述第一凹槽中；在所述衬底基板上，形成数据线的图案，所述数据线与所述栅线横纵交叉界定出多个像素单元；在所述像素单元中形成像素电极的图案，所述像素电极与所述第一凸起重叠。
优选的，形成所述像素电极的图案包括，所述像素电极完全覆盖所述第一凸起。
优选的，所述在衬底基板上形成栅线图案的步骤之前，所述方法还包括在所述衬底基板上，通过构图工艺形成公共电极的图案，每一个公共电极的图案对应一个所述像素单元，所述像素单元包括相邻，且与同一条数据线相连的第一像素单元和第二像素单元；所述形成所述栅线和所述公共电极线的图案包括：在形成有位于第一像素单元的公共电极图案的基板上，形成所述栅线和所述公共电极线的图案，所述栅线的图案上形成有第二凹槽，所述公共电极线的图案上形成有与所述公共电极线电连接的第二凸起，所述第二凸起位于所述第二凹槽中；
在形成有所述栅线和所述公共电极线的基板上，通过构图工艺依次形成栅极绝缘层、半导体有源层的图案、TFT的源、漏极、数据线的图案、钝化层，所述TFT漏极的位置与所述第一凸起的位置相对应；将所述第二凸起与所述第二像素单元的公共电极电连接。
优选的，所述将第二凸起与所述第二像素单元的公共电极电连接包括：在所述钝化层上形成第一过孔、第二过孔以及第三过孔，其中，所述第一过孔对应所述TFT漏极的位置；所述第二过孔对应所述第二凸起的位置；所述第三过孔对应所述第二像素单元的公共电极的位置；在形成有所述第一过孔、所述第二过孔以及所述第三过孔的基板上，通过构图工艺形成像素电极和透明电连接线的图案，所述像素电极通过所述第一过孔与所述TFT的漏极相连接；所述透明电连接线通过所述第二过孔、所述第三过孔分别与所述第二凸起和所述第二像素单元的公共电极直接接触。
优选的，所述将第二凸起与所述第二像素单元的公共电极电连接包括：在形成所述栅线和所述公共电极线的同时，在所述第二像素单元内形成导电块，所述导电块与所述第二像素单元的公共电极相接触；在所述钝化层上形成第一过孔、第二过孔以及第三过孔，其中，所述第一过孔对应所述TFT漏极的位置；所述第二过孔对应所述第二凸起的位置；所述第三过孔对应所述导电块的位置；在形成有所述第一过孔、所述第二过孔以及所述第三过孔的基板上，通过构图工艺形成像素电极和透明电连接线的图案，所述像素电极通过所述第一过孔与所述TFT的漏极相连接；所述透明电连接线通过所述第二过孔、所述第三过孔分别将所述第二凸起和所述导电块直接接触。
优选的，所述在形成有位于第一像素单元的公共电极图案的基板上，形成所述栅线的图案还包括，所述栅线的图案上形成有第三凹槽，所述第三凹槽的开口方向与所述第一凹槽和所述第二凹槽的开口方向相反；形成导电块的图案包括，形成位于所述第三凹槽中的所述导电块。
本发明实施例提供一种阵列基板及其制作方法、显示装置。其中，阵列基板包括横纵交叉的栅线和数据线、与数据线交叉的公共电极线，由栅线和数据线交叉界定的多个像素单元，像素单元设置有像素电极；公共电极线上设置有与公共电极线电连接的第一凸起；栅线上设置有第一凹槽；第一凸起位于第一凹槽中；像素电极与第一凸起重叠。对于透过率相同的显示面板而言，由于第一凸起通过公共电极线与公共电极相连接，因此通过第一凸起可以扩大阵列基板中像素单元的存储电容下基板的面积，此外，由于像素电极与第一凸起重叠，因此像素电极的面积也增大，所以扩大该存储电容下极板的面积。这样一来，由于存储电容上、下基板的面积均增加，所以增大了存储电容，从而避免了由于显示装置中存储电容太小，导致像素单元在电压保持阶段亮度不能达到设计值的问题。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1a为本发明实施例提供的一种阵列基板的结构示意图；
图1b为图1a中沿A-A’得到的截面图；
图2为本发明实施例提供的另一种阵列基板的结构示意图；
图3为本发明实施例提供的另一种阵列基板的结构示意图；
图4为本发明实施例提供的又一种阵列基板的结构示意图；
图5为图1a所示的阵列基板的制作方法流程图；
图6为图2所示的阵列基板的制作方法流程图；
图7a-7c为与图6所示的阵列基板的制作方法流程图中的步骤S201对应的结构示意图。
附图说明：
01-衬底基板；10-栅线；11-公共电极线；12-TFT；13-数据线；20-公共电极；21-像素电极；22-栅极绝缘层；23-半导体有源层；24-钝化层；30-第一像素单元；31-第二像素单元；40-透明电连接线；41-导电块；42-第一过孔；43-第二过孔；44-第三过孔；100-第一凸起；101-第一凹槽；102-第二凸起；103-第二凹槽；104-第三凹槽；120-漏极；121-源极。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供一种阵列基板，如图1a所示，包括横纵交叉的栅线10和数据线13、与数据线13交叉的公共电极线11。由栅线10和数据线13交叉界定的多个像素单元，该像素单元设置有像素电极21。
其中，公共电极线11上设置有与公共电极线11电连接的第一凸起100。栅线10上设置有第一凹槽101。第一凸起100位于第一凹槽101中。像素电极21与第一凸起100重叠。
需要说明的是，第一，为了尽可能的扩大由公共电极20和像素电极21构成的存储电容，该像素电极21可以完全覆盖第一凸起100。此外，当阵列基板包括TFT12时，所述TFT漏极120的位置可以与第一凸起100的位置相对应。这样一来，由于第一凸起100和TFT漏极120均位于第一凹槽101处，而第一凹槽101位于有效显示区域(ActiveArea，简称AA区)以外，所以上述结构还可以增大开口率。
第二、公共电极线11与公共电极20相连接，用于向公共电极20输入公共电压信号Vcom。TFT的漏极120与像素电极21相连接，用于当数据线13通过TFT的源极121、漏极120向像素电极21输入数据信号Vdata，从而对由公共电极20和像素电极21构成的存储电容进行充电。
其中，构成上述公共电极20和像素电极21的材料可以为透明导电材料，例如ITO(IndiumTinOxide，氧化铟锡)。并且，公共电极20和像素电极21中的一个可以为狭缝状，另一个可以为狭缝状，也可以为平面状。这样一来，可以构成AD-SDS(Advanced-SuperDimensionalSwitching，简称为ADS，高级超维场开关)型显示装置的阵列基板。采用上述AD-SDS技术，可以通过同一平面内狭缝状电极层(例如公共电极20)边缘所产生的平行电场，以及位于不同层的两个电极层产生的纵向电场形成多维电场，使液晶盒内像素电极间、电极正上方所有取向液晶分子都能够产生旋转转换，从而提高了平面取向系液晶工作效率并增大了透光效率。
本发明对公共电极20和像素电极21的上、下层关系不做限定。靠近衬底基板的为下层电极层，远离衬底基板的为上层电极层。其中衬底基板可以为透明基板，例如玻璃基板或者透明树脂构成的基板。
此外，本发明对TFT的类型也不做限定，可以为顶栅型TFT也可以为底栅型TFT。当TFT为底栅型时，一般在衬底基板上先形成TFT的栅极，然后再形成源极121和漏极120。由于公共电极线11一般采用导电率较高的金属制成，为了提高生产效率，可以采用与栅线10采用相同的材料，并通过同一次构图工艺形成。
在此情况下，由于公共电极线11比较靠近衬底基板，因此为了使得公共电极线11与公共电极20有良好的接触特性，可以将公共电极11设置于靠近衬底基板的一侧，以作为ADS型显示装置的下层电极层，而像素电极21可以作为上层电极层。当然当公共电极11作为上层电极层时，需要通过过孔与靠近衬底基板的公共电极线11电连接。
本发明虽然对公共电极20和像素电极21的上、下层关系不做限定，但为了方便举例说明以下实施例均是以，公共电极20为狭缝状的下层电极层，像素电极21为平面状的上层电极层为例进行的说明。再次情况下，沿图1a中的虚线A-A’进行剖切得到的剖视图如图1b所示。可以看出公共电极线11位于下层，靠近衬底基板01，像素电极21位于最上层，通过过孔与漏极120相连接。此外，阵列基板还包括其它的薄膜层，例如如图1b所示的位于栅线10表面的栅极绝缘层22、位于TFT12的源漏极与栅极之间的如图1a所示的半导体有源层23，位于像素电极21与TFT12的源漏极之间的钝化层24等等，此处不再一一进行说明。
第三、TFT12漏极120的位置与第一凸起100的位置相对应，是指，如图1所示，TFT12漏极120所在区域完全位于第一凸起100所在的区域，这样一来，TFT12的漏极120同样也位于第一凹槽101中。
第四、为了简化制作工艺，上述与公共电极线11电连接的第一凸起100可以与公共电极线11一体设置，从而可以通过一次构图工艺进行制备。
第五、本发明实施例中，构图工艺，可指包括光刻工艺以及刻蚀步骤，同时还可以包括打印、喷墨等其他用于形成预定图形的工艺；光刻工艺，是指包括成膜、曝光、显影等工艺过程。具体的可以利用光刻胶、掩模板、曝光机等形成图形的工艺，根据本发明中所形成的结构选择相应的构图工艺。
本发明实施例提供的阵列基板，包括横纵交叉的栅线和数据线、与数据线交叉的公共电极线，由栅线和数据线交叉界定的多个像素单元，像素单元设置有像素电极；公共电极线上设置有与公共电极线电连接的第一凸起；栅线上设置有第一凹槽；第一凸起位于第一凹槽中；像素电极与第一凸起重叠。对于透过率相同的显示面板而言，由于第一凸起通过公共电极线与公共电极相连接，因此通过第一凸起可以扩大阵列基板中像素单元的存储电容下基板的面积，此外，由于像素电极与第一凸起重叠，因此像素电极的面积也增大，所以扩大该存储电容下极板的面积。这样一来，由于存储电容上、下基板的面积均增加，所以增大了存储电容，从而避免了由于显示装置中存储电容太小，导致像素单元在电压保持阶段亮度不能达到设计值的问题。
由上述说明可知，公共电极线11可以向公共电极20提供公共电压信号Vcom，由于公共电极线11一般与栅线10平行设置，因此一条公共电极线11可以将位于同一行像素单元(由横纵交叉的栅线10和数据线13构成)中的公共电极20相互连接。但是沿数据线方向位于同一列的像素单元中的公共电极20并没有连通，这样一来会导致整个阵列基板的像素单元之间出现公共电压信号Vcom不均一的现象。为了解决上述问题本发明提供如下实施例：
实施例一
如图2所示，阵列基板中栅线10上的第一凹槽101和公共电极线11上的第一凸起100的结构如前所述，在此不再赘述。此外，上述像素单元可以包括相邻且与同一条数据线13相连的第一像素单元30和第二像素单元31。需要说明的是，本申请中各个像素单元的结构是相同的，为了方便描述相邻两个像素单元的连接关系，从而将像素单元划分为第一像素单元30和第二像素单元31。
其中，第一像素单元30中的公共电极线11上还设置有与公共电极线11电连接的第二凸起102。
第一像素单元30中的栅线10上还设置有第二凹槽103。上述第二凸起102位于第二凹槽103中。
第二凸起102与第二像素单元31的公共电极20电连接。为了简化制作工艺，上述与公共电极线11电连接的第二凸起102可以与公共电极线11一体设置，从而可以通过一次构图工艺进行制备。
其中，第二凸起102与第二像素单元31的公共电极20电连接的具体方式为，可以在第一像素单元30中对应第二凸起102的位置，以及第二像素单元31中对应公共电极20的位置设置过孔，并通过透明电连接线40与第一像素单元30的第二凸起102与第二像素单元31的公共电极30直接接触。其中上述透明电连接线40可以采用透明导电材料，例如ITO构成。为了简化制作工艺和降低制作成本，可以采用一次构图工艺，在形成像素电极层21的同时，完成上述电连接层40的制备，像素电极层21与电连接层40同层同材料。其中电连接层40的图案与像素电极层21的图案需要断开。当然还可以采用两次构图工艺分别形成上述像素电极层21和电连接层40，在此情况下，像素电极层21和电连接层40的材料可以不相同，例如像素电极层21采用ITO，电连接层40采用IZO。本发明对此不做限定。需要说明的是，本发明附图中均是以像素电极层21与电连接层40同层同材料形成为例进行的说明。
由于第一像素单元30的第二凸起102与公共电极线11电连接，而公共电极线11又与第一像素单元30的公共电极20相连。因此通过上述结构可以实现将第一像素单元30的公共电极20与第二像素单元31的公共电极电连接。从而使得沿数据线方向位于同一列的像素单元中的公共电极20连通，避免了阵列基板的像素单元之间出现公共电压信号Vcom不均一的现象。
实施例二
与实施例一不同的是，本实施例中实现第二凸起102与第二像素单元31的公共电极20电连接的具体方式为，在第二像素单元31内设置如图3所示的导电块41，所述导电块41与第二像素单元31的公共电极20相连接，透明电连接线40与第二凸起102和导电块41直接接触。其中，第一像素单元30和第二像素单元31如实施例一所述，此处不再赘述。
具体的，导电块41可以采用与公共电极线11相同的材料，并可以采用一次构图工艺，在制备公共电极下11的同时，完成导电块41的制备。在此情况下，可以在第一像素单元30中对应第二凸起102的位置，以及第二像素单元31中对应导电块41的位置设置过孔，透明电连接线40与第一像素单元30的第二凸起102与第二像素单元31的导电块41直接接触。
本实施例与实施例一相比，由于上述导电块41可以采用金属制成，例如采用与公共电极线11或栅线10同样的金属材料制成，因此本实施例较实施例一的导电率较好。然而，由于金属不透光，因此在第二像素单元31设置上述导电块41，会导致像素单元的开口率减小。
为了解决实施例二中，像素开口率较小的问题，本发明提供以下实施例三：
本实施例中第一像素单元30、第二像素单元31、第二凸起102、第二凹槽103同实施例二，在此不再赘述。
不同的是，如图4所示，栅线10还设置有第三凹槽104，该第三凹槽104的开口方向与第一凹槽101和第二凹槽103的开口方向相反，导电块41位于第三凹槽104中。这样一来，由于第三凹槽104位于有效显示区以外，因此设置于第三凹槽104中的导电块41的部分或全部可以位于上述有效显示区以外，从而可以在提高导电率的同时，提高像素单元的开口率。然而，本实施例相对于实施例一和实施例二而言，由于在栅线10上多增加了第三凹槽104，从而使得栅线10的有效面积进一步减小，因此信号的传输能力会受到影响。
综上所述，实施例一相对于实施例二而言，开口率较大，但是导电率较低，而实施例三相对于实施例二而言，在确保导电率的情况下，可以提高像素单元的开口率，但是会降低信号的传输能力。因此本领域技术人员，可以根据实际需要在生产过程中对上述实施例进行选择。
本发明实施例提供一种显示装置，包括如上所述的任意一种阵列基板。具有与前述实施例提供的阵列基板相同的结构和有益效果。由于前述实施例已经对阵列基板的结构和有益效果进行了详细的说明，此处不再赘述。
需要说明的是，本发明实施例中，显示装置具体可以包括液晶显示装置，例如该显示装置可以为液晶显示器、液晶电视、数码相框、手机或平板电脑等任何具有显示功能的产品或者部件。
本发明实施例提供一种阵列基板的制作方法，如图5所示，可以包括：
S101、在衬底基板上，形成栅线10、公共电极线11的图案，该栅线10的图案上形成有如图1a所示的第一凹槽101，该公共电极线11的图案上形成有与公共电极线11相连接的第一凸起100，第一凸起100位于第一凹槽101中。
S102、在衬底基板上，形成数据线13的图案，所述数据线13与栅线10交叉界定出多个像素单元。
S103、在像素单元中形成像素电极21的图案，其中像素电极21与第一凸起100重叠。
需要说明的是，为了尽可能的扩大由公共电极20和像素电极21构成的存储电容，该像素电极21可以完全覆盖第一凸起100。
本发明实施例提供的阵列基板的制作方法，包括在衬底基板上，形成栅线、公共电极线的图案，该栅线的图案上形成第一凹槽，该公共电极线的图案上形成有与公共电极线相连接的第一凸起，第一凸起位于第一凹槽中；然后，在衬底基板上，形成数据线的图案，所述数据线与栅线交叉界定出多个像素单元；最后，在像素单元中形成像素电极的图案，其中像素电极与第一凸起重叠。对于透过率相同的显示面板而言，由于第一凸起通过公共电极线与公共电极相连接，因此通过第一凸起可以扩大阵列基板中像素单元的存储电容下基板的面积，此外，由于像素电极与第一凸起重叠，因此像素电极的面积也增大，所以扩大该存储电容下极板的面积。这样一来，由于存储电容上、下基板的面积均增加，所以增大了存储电容，从而避免了由于显示装置中存储电容太小，导致像素单元在电压保持阶段亮度不能达到设计值的问题。
由上述说明可知，公共电极线11可以向公共电极20提供公共电压信号Vcom，由于公共电极线11一般与栅线10平行设置，因此一条公共电极线11可以将位于同一行像素单元(由横纵交叉的栅线10和数据线13构成)中的公共电极20相互连接。但是沿数据线方向位于同一列的像素单元中的公共电极20并没有连通，这样一来会导致整个阵列基板的像素单元之间出现公共电压信号Vcom不均一的现象。为了解决上述问题本发明提供如下实施例：
实施例四
阵列基板的制作方法如图6所示，可以包括：
S201、如图7a所示，在的衬底基板01上，通过构图工艺形成公共电极20的图案，每一个公共电极20的图案对应一个像素单元(例如第一像素单元30和第二像素单元31)。
当构成公共电极20的材料为透明导电材料，例如ITO时，具体的制作过程可以为：首先，在衬底基板01上通过涂覆、溅射等工艺形成一层ITO薄膜，然后在ITO薄膜上涂覆一层光刻胶；接下来，通过掩膜曝光工艺，对光刻胶进行曝光，使得用于显示的有效显示区域的光刻胶未曝光，有效显示区域以外的光刻胶完全曝光；接下来，对完全曝光位置的光刻胶进行显影，并刻蚀该位置处的ITO薄膜；最后，将有效显示区域位置出的光刻胶剥离，从而形成如图7a所示的公共电极20的图案。
S202、在形成有位于第一像素单元30的公共电极20图案的基板上，通过构图工艺形成所述栅线10、公共电极20图案，所述栅线10的图案上如图7b所示，形成有第一凹槽101和第二凹槽103，公共电极线11的图案上如图7c所示，形成有与所述公共电极线11电连接的第一凸起100和第二凸起102。其中，第一凸起100位于第一凹槽101中，第二凸起102位于第二凹槽103中。
具体栅线10、公共电极20的制备过程可以参考上述掩膜、曝光、显影、刻蚀工艺。
S203、在形成有栅线10和公共电极线11的基板上，通过构图工艺依次形成如图1b所示的栅极绝缘层22、如图1a所示的半导体有源层23的图案，以及如图2所示的TFT12的源极121、漏极120、数据线13的图案，以及如图1b所示的钝化层24。
其中，TFT漏极120的位置与第一凸起100的位置相对应，这样一来，由于第一凸起100和TFT漏极120均位于第一凹槽101处，而第一凹槽101位于有效显示区域(ActiveArea，简称AA区)以外，所以上述结构还可以减小开口率。
上述各个薄膜层的制备过程可以参考上述掩膜、曝光、显影、刻蚀工艺。
S204、在钝化层24上形成第一过孔42、第二过孔43以及第三过孔44，其中，第一过孔42对应所述TFT漏极120的位置；第二过孔43对应所述第二凸起102的位置；第三过孔44对应第二像素单元31的公共电极20的位置。
S205、在形成有第一过孔42、第二过孔43以及第三过孔44的基板上，通过构图工艺形成像素电极21和透明电连接线40的图案。该像素电极21通过第一过孔42与TFT的漏极120相连接；该透明电连接线40通过第二过孔43、第三过孔44与第二凸起102和第二像素单元31的公共电极20直接接触。
其中，该像素电极21可以采用透明导电材料，例如ITO。
这样一来，像素电极21，可以通过第一过孔42与TFT的漏极120相连，从而使得数据线13输入的数据信号Vdata，可以通过TFT的源漏极，对像素电极21进行充电。此外，由于第二凸起102与第一像素单元30所在行的公共电极线11电连接，并且，第一该公共电极线11与第一像素单元30的公共电极20电连接。因此，通过上述方法，可以使得第一像素单元30的公共电极20和第二像素单元31的公共电极21相连通，从而避免了公共电压信号Vcom出现不均一的现象。
综上所述，通过上述步骤S204和步骤S205可以将第二凸起102与第二像素单元31的公共电极20电连接。
实施例五
与实施例一不同，本实施例中实现第二凸起102与第二像素单元31的公共电极20电连接的具体方式为，在第二像素单元31内设置如图3所示的导电块41，所述导电块41与第二像素单元31的公共电极20相连接，透明电连接线40与第二凸起102和导电块41直接接触。
具体的，上述步骤S201～S203同样适用于本实施例，此处不再赘述。除此之外，所述方法还可以包括：
在形成栅线10和公共电极线11的同时，在第二像素单元31内形成如图3所示的导电块41，该导电块41与所述第二像素单元31的公共电极20相接触。
接下来，钝化层24上形成第一过孔42、第二过孔43以及第三过孔44，其中，第一过孔42对应所述TFT漏极120的位置；第二过孔43对应所述第二凸起102的位置；第三过孔44对应导电块41的位置。
接下来，在形成有第一过孔42、第二过孔43以及第三过孔44的基板上，通过构图工艺形成像素电极21和透明电连接线40的图案。该像素电极21通过第一过孔42与TFT的漏极120相连接；该透明电连接线40通过第二过孔43、第三过孔44与第二凸起102和导电块41直接接触。
本实施例与实施例四相比，由于上述导电块41可以采用金属制成，例如采用与公共电极线11或栅线10同样的金属材料制成，因此本实施例较实施例四的导电率较好。然而，由于金属不透光，因此在第二像素单元31设置上述导电块41，会导致像素单元的开口率减小。
为了解决实施例五中，像素开口率较小的问题，本发明提供以下实施例六：
其中，除了形成栅线10以及导电块41的方法与实施例五不同之外，其它薄膜层的制作方法同实施例五，此处不再赘述。以下对形成栅线10以及导电块41的方法进行详细的说明：
首先，所述在形成有位于第一像素单元30的公共电极20图案的基板上，通过构图工艺形成栅线10的图案，该栅线10的图案如图4所示，形成有第一凹槽101、第二凹槽103以及第三凹槽104，该第三凹槽104的开口方向与第一凹槽101和第二凹槽103的开口方向相反。
然后，通过构图工艺形成位于第三凹槽104中的导电块41。
这样一来，由于第三凹槽104位于有效显示区以外，因此设置于第三凹槽104中的导电块41的部分或全部可以位于上述有效显示区以外，从而可以在提高导电率的同时，提高像素单元的开口率。然而，本实施例相对于实施例四和实施例五而言，由于在栅线10上多增加了第三凹槽104，从而使得栅线10的有效面积进一步减小，因此信号的传输能力会受到影响。
综上所述，实施例四相对于实施例五而言，开口率较大，但是导电率较低，而实施例六相对于实施例五而言，在确保导电率的情况下，可以提高像素单元的开口率，但是会降低信号的传输能力。因此本领域技术人员，可以根据实际需要在生产过程中对上述实施例进行选择。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (14)

1.一种阵列基板，包括横纵交叉的栅线和数据线、与所述数据线交叉的公共电极线，由所述栅线和所述数据线交叉界定的多个像素单元，所述像素单元设置有像素电极；其特征在于，
所述公共电极线上设置有与所述公共电极线电连接的第一凸起；
所述栅线上设置有第一凹槽；
所述第一凸起位于所述第一凹槽中；
所述像素电极与所述第一凸起重叠。
2.根据权利要求1所述的阵列基板，其特征在于，所述像素电极完全覆盖所述第一凸起。
3.根据权利要求1所述的阵列基板，其特征在于，所述像素单元还包括TFT，所述TFT漏极的位置与所述第一凸起的位置相对应。
4.根据权利要求1-3任一项所述的阵列基板，其特征在于，所述像素单元包括相邻，且与同一条数据线相连的第一像素单元和第二像素单元；
所述第一像素单元中的公共电极线上还设置有与所述公共电极线电连接的第二凸起；
所述第一像素单元中的栅线上还设置有第二凹槽；所述第二凸起位于所述第二凹槽中；
所述第二凸起与所述第二像素单元的公共电极电连接。
5.根据权利要求4所述的阵列基板，其特征在于，还包括透明电连接线；
所述透明电连接线与所述第二凸起和所述第二像素单元的公共电极直接接触；
或者，所述第二像素单元中设置有导电块，所述导电块与第二像素单元的公共电极相连接，所述透明电连接线与所述第二凸起和所述导电块直接接触。
6.根据权利要求5所述的阵列基板，其特征在于，所述栅线还设置有第三凹槽，所述第三凹槽的开口方向与所述第一凹槽和所述第二凹槽的开口方向相反，所述导电块位于所述第三凹槽中。
7.根据权利要求1所述的阵列基板，其特征在于，所述公共电极线与所述栅线同材料。
8.一种显示装置，其特征在于，包括如权利要求1-7任一项所述的阵列基板。
9.一种阵列基板的制作方法，其特征在于，包括：
在衬底基板上，形成栅线、公共电极线的图案，所述栅线的图案上形成有第一凹槽，所述公共电极线的图案上形成有与所述公共电极线相连接的第一凸起；其中，所述第一凸起位于所述第一凹槽中；
在所述衬底基板上，形成数据线的图案，所述数据线与所述栅线交叉界定出多个像素单元；
在所述像素单元中形成像素电极的图案，所述像素电极与所述第一凸起重叠。
10.根据权利要求9所述的阵列基板的制作方法，其特征在于，形成所述像素电极的图案包括，所述像素电极完全覆盖所述第一凸起。
11.根据权利要求9或10所述的阵列基板的制作方法，其特征在于，所述在衬底基板上形成栅线图案的步骤之前，所述方法还包括在所述衬底基板上，通过构图工艺形成公共电极的图案，每一个公共电极的图案对应一个所述像素单元，所述像素单元包括相邻，且与同一条数据线相连的第一像素单元和第二像素单元；
所述形成所述栅线和所述公共电极线的图案包括：
在形成有位于第一像素单元的公共电极图案的基板上，形成所述栅线和所述公共电极线的图案，所述栅线的图案上形成有第二凹槽，所述公共电极线的图案上形成有与所述公共电极线电连接的第二凸起，所述第二凸起位于所述第二凹槽中；
在形成有所述栅线和所述公共电极线的基板上，通过构图工艺依次形成栅极绝缘层、半导体有源层的图案、TFT的源、漏极、数据线的图案、钝化层，所述TFT漏极的位置与所述第一凸起的位置相对应；
将所述第二凸起与所述第二像素单元的公共电极电连接。
12.根据权利要求11所述的阵列基板的制作方法，其特征在于，所述将第二凸起与所述第二像素单元的公共电极电连接包括：
在所述钝化层上形成第一过孔、第二过孔以及第三过孔，其中，所述第一过孔对应所述TFT漏极的位置；所述第二过孔对应所述第二凸起的位置；所述第三过孔对应所述第二像素单元的公共电极的位置；
在形成有所述第一过孔、所述第二过孔以及所述第三过孔的基板上，通过构图工艺形成像素电极和透明电连接线的图案，所述像素电极通过所述第一过孔与所述TFT的漏极相连接；所述透明电连接线通过所述第二过孔、所述第三过孔分别与所述第二凸起和所述第二像素单元的公共电极直接接触。
13.根据权利要求11所述的阵列基板的制作方法，其特征在于，所述将第二凸起与所述第二像素单元的公共电极电连接包括：
在形成所述栅线和所述公共电极线的同时，在所述第二像素单元内形成导电块，所述导电块与所述第二像素单元的公共电极相接触；
在所述钝化层上形成第一过孔、第二过孔以及第三过孔，其中，所述第一过孔对应所述TFT漏极的位置；所述第二过孔对应所述第二凸起的位置；所述第三过孔对应所述导电块的位置；
在形成有所述第一过孔、所述第二过孔以及所述第三过孔的基板上，通过构图工艺形成像素电极和透明电连接线的图案，所述像素电极通过所述第一过孔与所述TFT的漏极相连接；所述透明电连接线通过所述第二过孔、所述第三过孔分别将所述第二凸起和所述导电块直接接触。
14.根据权利要求13所述的阵列基板的制作方法，其特征在于，所述在形成有位于第一像素单元的公共电极图案的基板上，形成所述栅线的图案还包括，所述栅线的图案上形成有第三凹槽，所述第三凹槽的开口方向与所述第一凹槽和所述第二凹槽的开口方向相反；
形成导电块的图案包括，形成位于所述第三凹槽中的所述导电块。
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