CN105097561A - 封装半导体器件的方法和用于执行所述方法的设备 - Google Patents

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Abstract

本发明提供封装安装在柔性衬底上的半导体器件的设备和方法,所述柔性衬底具有纵向延伸的带形状并且在其上封装区域沿其延伸方向限定。将所述柔性衬底传送通过封装模块。用摄像头检测所述封装区域中其上未安装半导体器件的空白区域。通过丝网印刷工艺在位于所述封装模块的处理区域中的至少一个半导体器件上施加散热涂料组合物。由此形成配置成封装所述半导体器件的散热层。这里,由控制单元控制所述封装模块的操作,以使对所述空白区域的所述封装过程被省略。

Description

封装半导体器件的方法和用于执行所述方法的设备
技术领域
本发明涉及封装半导体器件的方法和用于执行所述方法的设备,更具体地,涉及封装安装在柔性衬底上,例如覆晶薄膜(COF)带、带载封装(TCP)带等上的半导体器件的方法,以及用于执行所述方法的设备。
背景技术
通常,例如液晶显示器(LCD)的显示设备可包括液晶面板和布置在所述液晶面板的背面上的背光单元。例如驱动器集成电路(IC)的半导体器件可用于驱动所述液晶面板。这些半导体器件可以使用例如COF、TCP、玻璃覆晶(COG)等的封装技术连接到所述液晶面板。
高分辨率显示装置可能需要由所述半导体器件提供增加的驱动负载。在COF型半导体封装的特定情况下,该增加的驱动负载可导致增加的热生成,从而导致与对增加散热的需要有关的问题。
为了解决对增加散热的需要,已经开发的一些现有技术方法涉及使用粘合构件增加散热片。例如,韩国公开专利公报第10-2009-0110206号公开了COF型半导体封装,其包括柔性衬底、安装在所述柔性衬底的顶表面上的半导体器件和通过使用粘合构件安装在所述柔性衬底的底表面上的散热片。
然而,由于柔性衬底的相对低的热导率,安装在柔性衬底的底表面上的散热片可能是低效的。此外,此类散热片通常具有通过使用例如铝的金属制成的板形状,从而可能会降低COF型半导体封装的柔性。此外,随着时间的推移,在正常使用中,散热片可能会从柔性衬底分离。
发明内容
本发明提供改善半导体器件的散热效率的封装方法和用于执行所述封装方法的设备。
根据一些示例性实施方案,封装半导体器件的方法可包括将柔性衬底传送通过封装模块;检测封装区域中其上未安装半导体器件的空白区域;并在位于所述封装模块的处理区域中的至少一个半导体器件上形成散热层,以便封装所述半导体器件。所述散热层可通过使用丝网印刷工艺用散热涂料组合物涂布所述半导体器件而形成,并且在所述空白区域上封装过程可被省略。可将所述半导体器件安装在柔性衬底上,所述柔性衬底具有纵向延伸的带形状并且在其上封装区域沿其延伸方向限定。
在一些示例性实施方案中,所述散热层的形成可包括在所述柔性衬底上布置具有开口的掩模,所述开口使所述半导体器件和所述柔性衬底的顶表面的与所述半导体器件邻接的部分暴露。所述散热层的形成可进一步包括将散热涂料组合物沉积到所述掩模上,并使用刮板用所述散热涂料组合物填充所述开口。
在示例性实施方案中,封装模块的处理区域可包括多个丝网印刷区域。除空白区域以外,剩余封装区域上的丝网印刷工艺可同时进行。
在一些示例性实施方案中,所述丝网印刷区域可彼此分离。
在一些示例性实施方案中,所述方法可进一步包括固化在所述半导体器件上形成的所述散热层。
在一些示例性实施方案中,所述方法可进一步包括形成填充所述柔性衬底与所述半导体器件之间限定的空间的底部填充层。
在一些示例性实施方案中,所述底部填充层可通过将底部填充树脂注入所述柔性衬底与所述半导体器件之间的空间中而形成。
在一些示例性实施方案中,所述底部填充层的形成可包括将柔性衬底传送通过在封装模块之前布置的底部填充模块,并在位于所述底部填充模块的处理区域中的所述柔性衬底的封装区域与所述半导体器件之间形成底部填充层。在所述空白区域上底部填充过程可被省略。
在一些示例性实施方案中,多个封装区域可位于所述底部填充模块的处理区域中,并且所述底部填充过程可以同时在安装于剩余封装区域上的半导体器件上进行。在所述空白区域上底部填充过程可被省略。
在一些示例性实施方案中,所述方法可进一步包括固化所述底部填充层。
在一些示例性实施方案中,所述散热涂料组合物可包含约1重量%到约5重量%的表氯醇双酚A树脂、约1重量%到约5重量%的改性环氧树脂、约1重量%到约10重量%的固化剂、约1重量%到约5重量%的固化促进剂和剩余量的散热填料。
在一些示例性实施方案中,所述改性环氧树脂可以是羧基封端的丁二烯丙烯腈(CTBN)改性环氧树脂、胺封端的丁二烯丙烯腈(ATBN)改性环氧树脂、腈丁二烯橡胶(NBR)改性环氧树脂、丙烯酸橡胶改性环氧树脂(ARMER)、聚氨酯改性环氧树脂或硅改性环氧树脂。
在一些示例性实施方案中,所述固化剂可以是酚醛清漆型酚醛树脂。
在一些示例性实施方案中,所述固化促进剂可以是基于咪唑的固化促进剂或基于胺的固化促进剂。
在一些示例性实施方案中,所述散热填料可包括粒径为约0.01μm到约50μm的氧化铝。
根据另一个示例性实施方案,可提供用于封装半导体器件的设备。可将所述半导体器件安装在柔性衬底上,所述柔性衬底具有纵向延伸的带形状并且在其上封装区域沿其延伸方向限定。所述设备可包括配置成供应所述柔性衬底的退绕机模块、配置成回收所述柔性衬底的重绕机模块,以及布置在所述退绕机模块与所述重绕机模块之间以便通过使用丝网印刷工艺用散热涂料组合物涂布所述半导体器件的封装模块。所述封装模块可由此形成封装所述半导体器件的散热层。所述设备可进一步包括控制单元,所述控制单元配置成检测封装区域中其上未安装半导体器件的空白区域并控制所述封装模块的操作,以使在所述空白区域上封装过程被省略。
在一些示例性实施方案中,所述封装模块可包括封装室和布置在所述封装室中的丝网印刷单元。所述丝网印刷单元可包括限定配置成在所述半导体器件上施加散热涂料组合物的开口的掩模。所述丝网印刷单元还可包括配置成在所述掩模上供应所述散热涂料组合物的喷嘴,以及配置成用所述散热涂料组合物填充所述开口的刮板。所述封装模块还可包括驱动单元,所述驱动单元配置成竖直移动所述丝网印刷单元以便使其被布置在所述柔性衬底上并水平移动所述刮板以便用所述散热涂料组合物填充所述开口。
在一些示例性实施方案中,所述设备可进一步包括配置成固化所述散热层的固化模块。
在一些示例性实施方案中,所述固化模块可包括布置在所述封装模块与所述重绕机模块之间的固化室,以及多个沿所述柔性衬底的传送路径布置在所述固化室中以固化所述散热层的加热器。
在一些示例性实施方案中,所述设备可进一步包括配置成在所述柔性衬底与所述半导体器件之间形成底部填充层的底部填充模块。
以上概述仅出于概述一些实例性实施方案以提供对本发明的一些方面的基本理解的目的而提供。因此,应理解,上述实施方案仅仅是实例,并且不应被解释为以任何方式缩小本发明的范围或精神。应理解,本发明的范围除了在这里概述的那些实施方案以外还包括许多潜在的实施方案,其中一些将在下文进一步描述。
附图说明
示例性实施方案可根据下文描述结合附图更详细地理解,其中:
图1描绘了根据一些示例性实施方案适合执行封装半导体器件的方法的设备的示意图;
图2描绘了根据一些示例性实施方案的图1的柔性衬底的示意图;
图3描绘了根据一些示例性实施方案的图1的丝网印刷单元的示意性平面图;
图4-6描绘了根据一些示例性实施方案的图1的丝网印刷单元的示意性侧视图;
图7和8描绘了示意性前视图,所述前视图示出了根据一些示例性实施方案的图1的封装模块的操作;
图9描绘了示意性前视图,所述前视图示出了根据一些示例性实施方案的图7的丝网印刷单元的操作的改进实例;
图10-12描绘了示意性剖视图,所述剖视图示出了根据一些示例性实施方案的封装半导体器件的方法;
图13和14描绘了根据一些示例性实施方案通过图10-12中所示出的方法制造的半导体封装的照片;
图15描绘了根据一些示例性实施方案适合执行封装半导体器件的方法的设备的示意图;并且
图16-18描绘了示意性剖视图,所述剖视图示出了根据一些示例性实施方案封装半导体器件的方法。
实施方式
在下文中,将参照附图详细地描述具体实施方案。然而,本发明可以不同的形式体现,并且不应被解释为限于这里所述的实施方案。而是,提供这些实施方案以使本发明全面且完整,并且将本发明的范围充分地传达给本领域技术人员。
还应理解,当元件或层被称为在另一个之“上”时,它可以直接在另一个层、薄膜、区域或板上,或者也可存在一个或多个中间元件或层。另一方面,应理解,当元件被直接布置在另一个元件上或连接到另一个元件时,其间不可存在再一个元件。此外,尽管例如“第一”、“第二”和“第三”的序数在本发明的各个实施方案中用来描述各个元件、组合物、区域和/或层,但这些术语仅仅是出于便于提及和/或为特定元件、区域、层和/或部分提供在先基础而使用。因此,除非明确说明,这些术语不应被解释为描述或暗示元件、组合物、区域和/或层的特定次序或顺序。
在下文的描述中,技术术语仅用于说明特定示例性实施方案,并不意欲限制本发明。此外,除非另有定义,所有术语,包括本文所用的技术和科学术语应理解为具有与本发明所属领域的普通技术人员所通常理解的含义相同的含义。应进一步理解,术语,例如在常用词典中定义的那些,应解释为具有与其在相关领域的上下文中的含义一致的含义。此类术语不应以过于正式的意义来解释,除非在此明确定义。
本文参照特定实例性实施方案的示意图描述一些实例性实施方案。由于例如制造技术和/或公差,预期图示的尺寸和形状会有变化。此外,这些示意图没有按比例绘制。因此,实例性实施方案不应被解释为限于本文所示的区域的特定尺寸或形状。例如,由于例如使用特定的制造方法和/或过程或伴随组件的设计公差,预期所示形状会有偏差。因此,应理解,图中所示的区域并不意欲示出装置、设备、区域或区的区域的实际大小或形状,并且不意欲限制本发明的概念或权利要求的范围。
图1描绘了根据一些示例性实施方案用于执行封装半导体器件的方法的设备10的示意图,并且图2描绘了如图1中所描绘的柔性衬底的示意图。
如图1和2中所描绘,用于封装半导体器件的设备10可封装安装在柔性衬底110上的半导体器件120。具体地,柔性衬底110可以是用于制造覆晶薄膜(COF)型半导体封装的COF型带。另外地或替代地,柔性衬底110可实现为TCP带、球栅阵列(BGA)带或专用集成电路(ASIC)带。
柔性衬底110可具有纵向延伸的带形状,并且,如图2中所示,多个封装区域110A可限定为沿柔性衬底110的长度延伸。半导体器件120可通过例如芯片粘贴工艺(diebondingprocess)安装在封装区域110A上。
在执行芯片粘贴工艺后,安装在柔性衬底110上的半导体器件120可通过检查过程进行检查。作为检查过程的结果,确定为有缺陷的半导体器件可从柔性衬底110移除。例如,有缺陷的半导体器件120可通过“冲孔”工艺从柔性衬底110移除。因此,柔性衬底110可包括一个或多个空白区域110B,其上由于在检查过程期间移除了有缺陷的半导体器件而未安装半导体器件120,如图2中所示。由于“冲孔”工艺,可在空白区域110B中形成穿孔110C。
封装设备10可包括用于供应柔性衬底110的退绕机模块20和用于回收柔性衬底110的重绕机模块25。退绕机模块20和重绕机模块25可分别包括用于供应柔性衬底110的供应卷轴22和用于回收柔性衬底110的回收卷轴27。此外,尽管没有示出,但退绕机模块20和重绕机模块25各自可包括用于使供应卷轴22和回收卷轴27各自旋转的驱动单元。
封装模块30可布置在退绕机模块20与重绕机模块25之间。封装模块30可配置成在半导体器件120上进行封装过程。封装模块30可包括封装室32。柔性衬底110可纵向地传送通过封装室32。
根据一些示例性实施方案,可将散热涂料组合物施加在位于封装室32中的半导体器件120上。因此,散热层(参见例如图12的附图标记130)可作为封装过程的一部分形成于半导体器件120上。在目前描述的示例性实施方案中,散热层130可以通过丝网印刷工艺形成。例如,用于用散热涂料组合物涂布半导体器件120的丝网印刷单元34可布置在封装室32中。
如附图中所示,6个丝网印刷单元34可布置在封装室32内。然而,应理解,附图并不意欲限制丝网印刷单元34的数量,并且可使用小于6个和大于6个的各种数量的丝网印刷单元34。例如,一些实施方案可仅包括单个丝网印刷单元34。
图3描绘了图1的丝网印刷单元的示意性平面图,并且图4-6描绘了图1的丝网印刷单元的示意性侧视图。
丝网印刷单元34可包括限定开口36A的掩模36,通过开口36A,可将散热涂料组合物施加在半导体器件120上。丝网印刷单元34可进一步包括用于在掩模36上供应散热涂料组合物的喷嘴38和用于用散热涂料组合物填充开口36A的刮板40。
封装模块30可包括封装驱动单元44,其可操作以在竖直方向上移动丝网印刷单元34,以便将丝网印刷单元34放置在柔性衬底110上。封装驱动单元44也可操作以在水平方向上移动刮板40,以便用散热涂料组合物填充开口36A。
根据一些示例性实施方案,丝网印刷单元34可包括丝网印刷区域。具体地,掩模36可安装在框架42的下表面上。框架42可具有方环形状,并且丝网印刷区域可由框架42界定。框架42可具有预定厚度(例如,1mm、3mm、5mm、1cm等),以防止供应在掩模36上的散热涂料组合物泄漏出丝网印刷区域。此外,框架42可连接到封装驱动单元44。因此,丝网印刷单元34可与布置成邻接框架42的其它丝网印刷单元34分离。
开口36A可以使半导体器件120和柔性衬底110的顶表面的与半导体器件120邻接的部分暴露。
封装驱动单元44可包括用于竖直移动丝网印刷单元34的第一驱动单元44A、用于移动喷嘴38的第二驱动单元44B、用于水平移动刮板40的第三驱动单元44C和用于竖直移动刮板40的第四驱动单元44D。
第一驱动单元44A可以连接到框架42,以使丝网印刷单元34下降,由此掩模36紧密地附着到柔性衬底110。第二驱动单元44B可移动喷嘴38,以便在掩模36上的预定位置供应散热涂料组合物。具体地,第二驱动单元44B可移动喷嘴38,以使刮板40与喷嘴38不相互干扰。
根据一些示例性实施方案,丝网印刷单元34可包括第一刮板40A和第二刮板40B,以将散热涂料组合物填充开口36A的内部。
第一刮板40A可如图5中所示与掩模36在竖直方向上间隔预定距离,并且可由第三驱动单元44C在第一水平方向上移动。随着刮板在水平方向上移动,水平移动可导致散热涂料组合物填充开口36A。因此,可在开口36A内形成用于封装半导体器件120的散热层130。
第二刮板40B可在与第一水平方向相反的第二水平方向上移动,以移除残留在掩模36上的多余的散热涂料组合物,如图6中所示。这里,可通过第四驱动单元44D使第二刮板40B与掩模36的顶表面紧密接触。
根据一些附加的或替代的示例性实施方案,丝网印刷工艺可以使用单个刮板进行。例如,第四驱动单元44D可以调节刮板的高度。当在第一水平方向上移动刮板时,所述刮板可以与掩模36的顶表面间隔预定的距离。另一方面,当在第二水平方向上移动刮板时,可使所述刮板与掩模36的顶表面形成紧密接触。
图7和8是示意性前视图,所述前视图示出了图1的封装模块的操作。用于支撑柔性衬底110的支撑构件46可布置在封装室32中。支撑构件46可以具有平坦的顶表面。如附图中所示,支撑构件46可部分地支撑布置在丝网印刷单元34下方的柔性衬底110。支撑构件46可具有多个真空孔(未示出),以通过使用真空吸附和固定布置在支撑构件46上的柔性衬底110的一部分。在一些实施方案中,支撑构件46可以是可竖直移动的,以支撑柔性衬底110。
如图7中所示,处理区域30A可限定在封装室32中。封装过程可在处理区域30A中进行。在一些实施方案中,处理区域30A可以限定在丝网印刷单元34与支撑构件46之间。丝网印刷单元34可对布置在处理区域30A中的半导体器件执行封装过程。例如,对应于丝网印刷单元34的丝网印刷区域的封装区域110A可如附图中所示位于处理区域30A中。因此,对安装在封装区域110A上的半导体器件120的封装过程可以同时进行。
所述封装过程可以检测在位于处理区域30A中的封装区域110A中是否存在空白区域,例如空白区域110B。当检测到空白区域时,可在除空白区域110B以外的剩余的封装区域110A上执行封装过程。在剩余的封装区域110A上的封装过程可以同时进行。
根据一些示例性实施方案,封装设备10可包括摄像头50和控制单元55。摄像头50可检测处理区域30A内的空白区域。所述控制单元可以控制封装驱动单元44和丝网印刷单元34的操作,以确保不会在检测到的空白区域中执行封装过程。另外地或替代地,可将关于空白区域110B的信息在封装过程之前提供到控制单元55中。例如,可将在检查过程(例如,有缺陷的半导体器件的位置)和冲孔过程(例如,由冲孔过程造成的孔的位置)期间收集的数据在封装一个或多个半导体器件120之前提供给控制单元55。控制单元55可以通过使用之前提供的数据和/或由摄像头50检测到的数据来控制封装驱动单元44和丝网印刷单元34的操作。
参照图8,封装驱动单元44可使丝网印刷单元34下降,以使丝网印刷单元34布置在柔性衬底110上。然后,可通过丝网印刷工艺封装位于封装区域110A上的半导体器件120。然而,控制单元55可确保对应于空白区域110B的丝网印刷单元34在封装过程期间未启用或操作。即,对应于空白区域110B的丝网印刷单元34的喷嘴38和刮板40可不操作,以使散热涂料组合物不会供应到形成于空白区域110B中的穿孔110C中。
图9描绘了示意性前视图,所述前视图示出了图7的丝网印刷单元的操作的另一个实例。如图9中所示,封装驱动单元44可以阻止对应于空白区域110B的丝网印刷单元34下降。例如,封装驱动单元44可包括多个第一驱动单元,用于竖直移动多个丝网印刷单元34以使其在封装过程期间下降在柔性衬底110上。控制单元55可以控制各第一驱动单元的操作。
再次参照图1,封装设备10可包括用于将形成在半导体器件120上的散热层130固化的固化模块60。固化模块60可包括固化室62。柔性衬底110可传送通过固化室62。固化模块60可包括多个沿柔性衬底110的传送路径布置在固化室62内的加热器64。固化模块60还可包括用于调节柔性衬底110的传送距离的辊66。例如,柔性衬底110可以沿具有蛇形图案的传送路径在固化室62内传送。位于半导体器件120上的散热层130可通过加热器64进行固化。
现在将参照附图描述根据一些示例性实施方案用于封装半导体器件120的示例性方法。图10-12描绘了示意性剖视图,所述剖视图示出了根据示例性实施方案封装半导体器件的方法,并且图13和14描绘了通过图10-12中所示的方法制造的半导体封装的照片。
如图1中所示,柔性衬底110可在退绕机模块20与重绕机模块25之间传送通过封装模块30和固化模块60。如上文所述,半导体器件120可以安装在柔性衬底110的各封装区域110A上。
信号线112,例如导电图案可以布置在柔性衬底110上。此外,用于保护信号线112的绝缘层114也可以布置在柔性衬底110上。如图10中所示,半导体器件120可以接合到柔性衬底110,以使半导体器件120通过金凸块和/或焊料凸块连接到信号线112。例如,各信号线112可由例如铜的导电材料形成。绝缘层114可以是表面抗蚀剂(SR)层或阻焊层。
可以用摄像头50检测封装区域110A中其上未安装半导体器件120的空白区域110B。然后,可对位于封装模块30的处理区域30A中的半导体器件120执行封装过程。控制单元55可以控制封装模块30的操作,以使对空白区域110B的封装过程可被省略。
参照图11,对半导体器件120的丝网印刷工艺可在封装模块30的处理区域30A上执行。例如,掩模36可限定开口36A,通过开口36A使半导体器件120和柔性衬底110的顶表面的与半导体器件120邻接的部分暴露。掩模36可布置在柔性衬底上,并且散热涂料组合物可通过喷嘴38供应到掩模36上。然后,可通过使用刮板40用散热涂料组合物填充开口36A的内部。
在执行了丝网印刷工艺后,可将掩模36从柔性衬底110移除。因此,如图12中所示,可在柔性衬底110和半导体器件120上形成用于封装半导体器件120的散热层130。
在执行封装过程时,散热涂料组合物会渗透到柔性衬底110与半导体器件120之间的空间中。然而,如果散热涂料组合物不能充分地渗透到柔性衬底110与半导体器件120之间的空间中,则可如附图中所示在柔性衬底110与半导体器件120之间形成空气层。
根据一些示例性实施方案,可调节散热涂料组合物的粘度,以确保散热涂料组合物充分地渗透到柔性衬底110与半导体器件120之间的空间中。在此类情况下,可通过散热涂料组合物的渗透在柔性衬底110与半导体器件120之间形成底部填充层。
参照图13和14,在形成散热层130后,可将柔性衬底110传送到固化室62中。在柔性衬底110被传送通过固化室62时,半导体器件120上的散热层130可被充分地固化。散热层130可在约140℃到约160℃的温度下固化。例如,散热层130可在约150℃的温度下进行固化。散热层130的固化可以完成封装过程,从而提供具有改善的散热特性和柔性的半导体封装100。
根据一些实例性实施方案,散热涂料组合物可包含表氯醇双酚(epichlorohydrinbisphenol)A树脂、改性环氧树脂、固化剂、固化促进剂、散热填料和/或它们的组合。具体地,在一些示例性实施方案中,所述散热涂料组合物可包含约1重量%到约5重量%的表氯醇双酚A树脂、约1重量%到约5重量%的改性环氧树脂、约1重量%到约10重量%的固化剂、约1重量%到约5重量%的固化促进剂和剩余量的散热填料。
使用表氯醇双酚A树脂可以改善散热涂料组合物的粘合性,并且使用改性环氧树脂可以改善固化过程期间和之后散热层的柔性和弹性。具体地,所述改性环氧树脂可包括羧基封端的丁二烯丙烯腈(CTBN)改性环氧树脂、胺封端的丁二烯丙烯腈(ATBN)改性环氧树脂、腈丁二烯橡胶(NBR)改性环氧树脂、丙烯酸橡胶改性环氧树脂(ARMER)、聚氨酯改性环氧树脂、硅改性环氧树脂等。
所述固化剂可包括酚醛清漆型酚醛树脂。例如,可使用通过使苯酚、甲酚和双酚A中的一种与甲醛反应获得的酚醛清漆型酚醛树脂。
所述固化促进剂可包括基于咪唑的固化促进剂或基于胺的固化促进剂。例如,所述基于咪唑的固化促进剂可包括咪唑、异咪唑(isoimidazole)、2-甲基咪唑、2-乙基-4-甲基咪唑、2,4-二甲基咪唑、丁基咪唑、2-甲基咪唑、2-苯基咪唑、1-苄基-2-甲基咪唑、1-丙基-2-甲基咪唑、1-氰乙基-2-甲基咪唑、1-氰乙基-2-乙基-4-甲基咪唑、苯基咪唑、苄基咪唑等,以及它们的组合。
所述基于胺的固化促进剂可包括脂族胺(aliphaticamine)、改性脂族胺、芳族胺、仲胺(secondaryamine)、叔胺(tertiaryamine)等,以及它们的组合。例如,所述基于胺的固化促进剂可包括苄基二甲基胺、三乙醇胺、三亚乙基四胺、二亚乙基三胺、三乙胺、二甲基氨基乙醇、间二甲苯二胺、异佛尔酮二胺(isophoronediamine)等,以及它们的组合。
所述散热填料可包括粒径为约0.01μm到约50μm,优选约0.01μm到约20μm的氧化铝。所述散热填料可以用来改善固化的散热层130的热导率。具体地,基于所述散热涂料组合物的总量,所述散热涂料组合物可包含约75重量%到约95重量%的所述散热填料。散热层130的热导率可以调节到约2.0W/mK到约3.0W/mK的范围内。此外,散热层130的粘合度可以用表氯醇双酚A树脂和改性环氧树脂调节到约8MPa到约12MPa的范围内。
所述散热涂料组合物的粘度可以调节到约100Pas到约200Pas的范围内,并且所述散热涂料组合物可以在约140℃到约160℃的温度范围内固化。所述散热涂料组合物的粘度可通过使用B型旋转粘度计测定,并且具体地可以在约20rpm的转子旋转速度下在约23℃的温度下测定。
根据一些示例性实施方案,散热层130可以直接在半导体器件120的顶表面和侧表面上形成,从而改善半导体器件120的散热效率。由于散热层130具有改善的柔性和粘合性,因此,散热层130从柔性衬底110和半导体器件120分离的可能性可降低。此外,与传统的封装和散热技术相比,半导体封装100的柔性可大幅改善。
通过检测封装区域110A中空白区域110B的存在,实施方案可避免在这些空白区域上执行封装过程。因此,实施方案可提高封装过程的生产率。
图15描绘了根据一些示例性实施方案用于执行封装半导体器件的方法的设备的示意图,并且图16-18描绘了示意性剖视图,所述剖视图示出了根据一些示例性实施方案用于封装半导体器件的示例性方法。
参照图15,封装半导体器件120的设备10可包括底部填充模块70,其用于在柔性衬底110与半导体器件120之间形成底部填充层(参见图16的附图标记140)。设备10还可包括用于固化底部填充层140的预固化模块80。底部填充模块70和预固化模块80可以布置在退绕机模块20与封装模块30之间。柔性衬底110可以通过底部填充模块70和预固化模块80传送到封装模块30中。
底部填充模块70可包括底部填充室72。柔性衬底110可以水平传送通过底部填充室72。底部填充模块70还可包括灌封单元74,其用于在布置于底部填充室72内的柔性衬底110与半导体器件120之间注入底部填充树脂。灌封单元74可通过底部填充驱动单元76在竖直和水平方向上移动。
此外,设备10还可包括用于支撑柔性衬底110的支撑构件78。支撑构件78可以布置在底部填充室72中。尽管未示出,但支撑构件78可具有用于将柔性衬底110吸附和固定到支撑构件78的真空孔。在其中执行底部填充过程的处理区域(未示出)可以限定在底部填充室72中。所述处理区域可以限定在灌封单元74与支撑构件78之间。所述底部填充过程可以同时在位于处理区域中的半导体器件120上执行。
摄像头52可以布置在底部填充室72中。摄像头52可以检测柔性衬底110的封装区域110A中的空白区域110B。底部填充驱动单元76和灌封单元74的操作可以由控制单元55控制。具体地,所述控制单元可以控制底部填充驱动单元76和灌封单元74,以使在空白区域110B上不执行所述底部填充过程。
底部填充驱动单元76可以使除布置在空白区域110B上的任何灌封单元以外的剩余的灌封单元74下降,以使灌封单元74靠近半导体器件120。此外,底部填充驱动单元76可在水平方向上移动灌封单元74,以便同时对半导体器件120执行底部填充过程。在本实施例中,布置在空白区域110B上的灌封单元可不操作,以防止底部填充树脂供应到空白区域110B的穿孔110C中。
根据示例性实施方案,底部填充模块70的灌封单元74的数量可以变化。在一些实施方案中,为改善半导体封装100的生产率,灌封单元74的数量可以与封装模块30的丝网印刷单元34的数量相同。
在通过底部填充模块70执行底部填充过程后,柔性衬底110可以通过预固化模块80传送到封装模块30中。预固化模块80可包括用于固化底部填充层140的加热器82。
参照图16,灌封单元74可向柔性衬底110的顶表面的与半导体器件120的一个或多个侧表面邻接的部分供应底部填充树脂。所述底部填充树脂可以通过其表面张力渗透到柔性衬底110与半导体器件120之间的空间中。如上所述,在柔性衬底110与半导体器件120之间形成的底部填充层140可在约150℃的温度下在通过预固化模块80时固化。
所述底部填充树脂可包含环氧树脂、固化剂、固化促进剂、无机填料和它们的组合。所述环氧树脂可包括双酚A型环氧树脂、双酚F型环氧树脂、双酚S型环氧树脂、萘型环氧树脂、苯酚酚醛清漆型(phenolnovolactype)环氧树脂、甲酚酚醛清漆型(cresolnovolac)环氧树脂等,以及它们的组合。基于胺的固化剂和基于咪唑的固化促进剂可以分别用作固化剂和固化促进剂。
可以使用氧化铝作为无机填料来提高底部填充层140的热导率。氧化铝的粒径可在约0.01μm到约20μm的范围内。
参照图17和18,在形成底部填充层140后,可以在半导体器件120和柔性衬底110上形成散热层130。由于形成散热层130的方法的实例基本上类似于先前上文参照图10-14的描述,因此,这个示例性方法的冗长描述将被省略。
或者,使用底部填充树脂的底部填充过程可在将半导体器件120安装在柔性衬底110上的芯片粘贴工艺之后执行。在这种情况下,半导体器件120可通过使用先前上文参照图1-14所述的封装设备和方法进行封装。
根据示例性实施方案,散热层130可以形成在柔性衬底110和半导体器件120上。所述散热层可以起到消散由半导体器件120产生的热的作用。半导体器件120可由散热层130封装。具体地,在柔性衬底110的其上未安装半导体器件120的空白区域110B上,封装过程可以省略。因此,柔性半导体封装100的封装过程的生产率可以显著提高。
散热层130由于表氯醇双酚A树脂和改性环氧树脂可改善柔性和粘合性,并且由于散热填料可具有相对较高的热导率。因此,散热层130可大幅提高半导体器件120的散热效率。具体地,由于散热层130具有改善的柔性和粘合性,因此,在保持柔性衬底110的柔性的同时,散热层130从柔性衬底110和半导体器件120分离的可能性可降低。
另外,可在柔性衬底110与半导体器件120之间形成具有改善的热导率的底部填充层140,由此更增加半导体器件120的散热效率。
尽管已经参照具体实施方案描述用于封装半导体器件的方法和设备,但应理解,它们并不限于此。因此,本领域技术人员将容易地理解,可在不背离由所附权利要求所限定的本发明的精神和范围下对其作出各种修改和改变。

Claims (20)

1.一种封装安装在柔性衬底上的半导体器件的方法,所述柔性衬底具有纵向延伸的带形状并且在其上封装区域沿其延伸方向限定,所述方法包括:
将所述柔性衬底传送通过封装模块;
检测所述封装区域中其上未安装半导体器件的空白区域;和
在位于所述封装模块的处理区域中的至少一个半导体器件上形成散热层,以便封装所述半导体器件,
其中所述散热层通过使用丝网印刷工艺用散热涂料组合物涂布所述半导体器件而形成,并且其中在所述空白区域上封装过程被省略。
2.根据权利要求1所述的方法,其中所述散热层的形成包括:
在所述柔性衬底上布置掩模,其中所述掩模限定开口,所述开口使所述半导体器件和所述柔性衬底的顶表面的与所述半导体器件邻接的部分暴露;
将所述散热涂料组合物供应到所述掩模上;和
使用刮板用所述散热涂料组合物填充所述开口。
3.根据权利要求1所述的方法,其中所述封装模块的所述处理区域包括多个丝网印刷区域,并且其中在剩余的封装区域上的所述丝网印刷工艺在除所述空白区域以外的位于所述多个丝网印刷区域下方的封装区域上同时进行。
4.根据权利要求3所述的方法,其中所述丝网印刷区域彼此分离。
5.根据权利要求1所述的方法,其进一步包括对在所述半导体器件上形成的所述散热层进行固化。
6.根据权利要求1所述的方法,其进一步包括形成底部填充层,所述底部填充层填充所述柔性衬底与所述半导体器件之间的空间。
7.根据权利要求6所述的方法,其中所述底部填充层通过将底部填充树脂注入所述柔性衬底与所述半导体器件之间的所述空间中而形成。
8.根据权利要求6所述的方法,其中所述底部填充层的形成包括:
在所述半导体器件上形成所述散热层之前,将所述柔性衬底传送通过底部填充模块;和
在位于所述底部填充模块的处理区域中的所述柔性衬底的所述封装区域与所述半导体器件之间形成所述底部填充层,其中在所述空白区域上所述底部填充层的形成被省略。
9.根据权利要求8所述的方法,其中多个封装区域位于所述底部填充模块的所述处理区域中,并且其中所述底部填充过程在除所述空白区域以外的、安装于所述底部填充模块的所述处理区域中的剩余的封装区域上的所述半导体器件上同时进行。
10.根据权利要求6所述的方法,其进一步包括固化所述底部填充层。
11.根据权利要求1所述的方法,其中所述散热涂料组合物包含约1重量%到约5重量%的表氯醇双酚A树脂、约1重量%到约5重量%的改性环氧树脂、约1重量%到约10重量%的固化剂、约1重量%到约5重量%的固化促进剂和剩余量的散热填料。
12.根据权利要求11所述的方法,其中所述改性环氧树脂是羧基封端的丁二烯丙烯腈(CTBN)改性环氧树脂、胺封端的丁二烯丙烯腈(ATBN)改性环氧树脂、腈丁二烯橡胶(NBR)改性环氧树脂、丙烯酸橡胶改性环氧树脂(ARMER)、聚氨酯改性环氧树脂或硅改性环氧树脂。
13.根据权利要求11所述的方法,其中所述固化剂是酚醛清漆型酚醛树脂。
14.根据权利要求11所述的方法,其中所述固化促进剂是基于咪唑的固化促进剂或基于胺的固化促进剂。
15.根据权利要求11所述的方法,其中所述散热填料包括粒径为约0.01μm到约50μm的氧化铝。
16.一种封装安装在柔性衬底上的半导体器件的设备,所述柔性衬底具有纵向延伸的带形状并且在其上封装区域沿其延伸方向限定,所述设备包括:
配置成供应所述柔性衬底的退绕机模块;
配置成回收所述柔性衬底的重绕机模块;
封装模块,其布置在所述退绕机模块与所述重绕机模块之间,以便通过使用丝网印刷工艺用散热涂料组合物涂布所述半导体器件,由此在所述半导体器件上形成散热层;和
控制单元,其配置成检测所述封装区域中其上未安装半导体器件的空白区域并控制所述封装模块的操作,以使在所述空白区域上封装过程被省略。
17.根据权利要求16所述的设备,其中所述封装模块包括:
封装室;
布置在所述封装室中的丝网印刷单元,所述丝网印刷单元包括掩模、喷嘴以及刮板,所述掩模限定配置成在所述半导体器件上施加所述散热涂料组合物的开口,所述喷嘴配置成在所述掩模上供应所述散热涂料组合物,并且所述刮板配置成用所述散热涂料组合物填充所述开口;和
驱动单元,其配置成竖直移动所述丝网印刷单元以便使其被布置在所述柔性衬底上并水平移动所述刮板以便用所述散热涂料组合物填充所述开口。
18.根据权利要求16所述的设备,其进一步包括配置成固化所述散热层的固化模块。
19.根据权利要求16所述的设备,其中所述固化模块包括:
布置在所述封装模块与所述重绕机模块之间的固化室;和
多个沿所述柔性衬底的传送路径布置在所述固化室中以固化所述散热层的加热器。
20.根据权利要求16所述的设备,其进一步包括底部填充模块,其配置成在所述柔性衬底与所述半导体器件之间形成底部填充层。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107680948A (zh) * 2016-08-02 2018-02-09 联咏科技股份有限公司 半导体装置、显示面板总成、半导体结构
CN108385078A (zh) * 2018-02-26 2018-08-10 深圳市华星光电技术有限公司 柔性基板及其制作方法
CN112289728A (zh) * 2020-11-03 2021-01-29 谭秀美 一种半导体环氧树脂封装设备

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102552431B1 (ko) 2018-09-14 2023-07-07 삼성디스플레이 주식회사 연성 필름, 연성 필름 패키지 및 연성 필름의 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6543505B1 (en) * 2000-04-21 2003-04-08 Koch Equipment, Llc Empty package detector for labeling apparatus
US20050206016A1 (en) * 2004-03-22 2005-09-22 Yasushi Shohji Semiconductor device and manufacturing method thereof, and liquid crystal module and semiconductor module having the same
CN102673821A (zh) * 2012-05-18 2012-09-19 昆山诚业德精密模具有限公司 屏蔽罩自动包装装置
CN102887281A (zh) * 2012-11-01 2013-01-23 科思泰半导体配件(苏州)有限公司 多重多列式元件承载带

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5667884A (en) * 1993-04-12 1997-09-16 Bolger; Justin C. Area bonding conductive adhesive preforms
US5652463A (en) * 1995-05-26 1997-07-29 Hestia Technologies, Inc. Transfer modlded electronic package having a passage means
KR100361640B1 (ko) * 1999-08-30 2002-11-18 한국과학기술원 도포된 이방성 전도 접착제를 이용한 웨이퍼형 플립 칩 패키지 제조방법
JP2003086629A (ja) * 2001-09-13 2003-03-20 Hitachi Ltd Cof型半導体装置及びその製造方法
JP3757852B2 (ja) * 2001-11-27 2006-03-22 横河電機株式会社 Tcp用ハンドラ及びtcpテープの走行方法
US6933173B2 (en) * 2003-05-30 2005-08-23 Texas Instruments Incorporated Method and system for flip chip packaging
NL1025155C2 (nl) * 2003-12-30 2005-07-04 Draka Fibre Technology Bv Inrichting voor het uitvoeren van PCVD, alsmede werkwijze voor het vervaardigen van een voorvorm.
KR101493869B1 (ko) * 2008-04-17 2015-02-23 삼성전자주식회사 방열 부재 테이프, 방열부재를 구비한 씨오에프(cof)형 반도체 패키지 및 이를 적용한 전자장치
US7915727B2 (en) * 2007-07-20 2011-03-29 Samsung Electronics Co., Ltd. Tape for heat dissipating member, chip on film type semiconductor package including heat dissipating member, and electronic apparatus including the same
KR101038717B1 (ko) * 2008-07-07 2011-06-02 엘지이노텍 주식회사 반도체 패키징 방법
TWI363695B (en) * 2009-03-09 2012-05-11 Ind Tech Res Inst Roll-to-roll printing apparatuses
KR101214292B1 (ko) * 2009-06-16 2012-12-20 김성진 방열 반도체소자 패키지, 그 제조방법 및 방열 반도체소자 패키지를 포함하는 디스플레이장치
US8508056B2 (en) * 2009-06-16 2013-08-13 Dongbu Hitek Co., Ltd. Heat releasing semiconductor package, method for manufacturing the same, and display apparatus including the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6543505B1 (en) * 2000-04-21 2003-04-08 Koch Equipment, Llc Empty package detector for labeling apparatus
US20050206016A1 (en) * 2004-03-22 2005-09-22 Yasushi Shohji Semiconductor device and manufacturing method thereof, and liquid crystal module and semiconductor module having the same
CN102673821A (zh) * 2012-05-18 2012-09-19 昆山诚业德精密模具有限公司 屏蔽罩自动包装装置
CN102887281A (zh) * 2012-11-01 2013-01-23 科思泰半导体配件(苏州)有限公司 多重多列式元件承载带

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107680948A (zh) * 2016-08-02 2018-02-09 联咏科技股份有限公司 半导体装置、显示面板总成、半导体结构
CN107680948B (zh) * 2016-08-02 2020-05-22 联咏科技股份有限公司 半导体装置、显示面板总成、半导体结构
CN108385078A (zh) * 2018-02-26 2018-08-10 深圳市华星光电技术有限公司 柔性基板及其制作方法
CN112289728A (zh) * 2020-11-03 2021-01-29 谭秀美 一种半导体环氧树脂封装设备

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