CN105005167B - 像素电路以及显示装置 - Google Patents

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Abstract

本发明的像素电路包括第一晶体管、第二晶体管、第三晶体管、第一电容以及液晶电容。第一晶体管的控制端接收扫描信号，第一晶体管的第一端接收第一数据信号。第一电容的第一端电耦接于第一晶体管的第二端，第一电容的第二端接收参考电位。第二晶体管的控制端电耦接于第一电容的第一端，第二晶体管的第一端接收电源。液晶电容的第一端电耦接第二晶体管的第二端。第三晶体管的控制端接收重置信号，第三晶体管的第一端电耦接于液晶电容的第一端，第三晶体管的第二端接收参考电位。

Description

像素电路以及显示装置
技术领域
本发明是有关于一种像素电路，尤其是有关于一种液晶显示装置的像素电路。
背景技术
图1为传统液晶显示装置的像素电路的电路图。如图1所示，像素电路100包括晶体管11、液晶电容12以及储存电容13。晶体管11具有第一端11-1、第二端11-2以及控制端11-3。晶体管11的控制端11-3用以接收扫描信号Vscan，晶体管11的第一端11-1用以接收数据信号Vdata，晶体管11的第二端11-2电连接于液晶电容12的第一端12-1以及储存电容13的第一端13-1，液晶电容12的第二端12-2以及储存电容13的第二端13-2用以接收共同电位Vcom。当晶体管13的控制端13-3接收到扫描信号Vscan时会处于导通而将第一端13-1所接收的数据电位Vdata传送至液晶电容12的第一端12-1以及储存电容13的第一端13-1，此时液晶电容12以及储存电容13开始充电至数据电位Vdata，接着晶体管11处于截止，此时储存电容13具有稳定液晶电容12所储存的数据电位Vdata的作用。
承上述，随着制程技术的进步，液晶显示装置的解析度越来越高，画面更新的频率也越来越快，因此晶体管11接收扫描信号Vscan的频率变高且导通时间变短，这也使得液晶电容12以及储存电容13的充电频率变高且充电时间变短。液晶电容12充电的频率会影响其间的液晶分子所对应的介电系数，当充电频率越高时，介电系数会随着电场的快速变化而对应地变小，因此会使得其电容值下降。而当晶体管11停止切换时，电场不再快速地变化，因此液晶电容12的介电系数及电容值会回复到原有的值，这么一来会使得液晶电容12所储存的数据电位相对地降低，造成液晶显示装置的亮度下降。
图2为蓝相液晶的电容值与充电频率的关系图。如图2所示，横轴表示充电频率Hz，纵轴表示电容值pF，而曲线200为蓝相液晶(Blue Phase Liquid Crystal)的电容值变化曲线。一般来说，储存电容13可以帮助稳定液晶电容12所储存的数据电位，但是当在操作频率越高例如场序(Field Sequential)显示器，或是具有高介电系数的液晶材料例如蓝相液晶、铁电液晶(Ferroelectric LC)显示器时，需要具有较大电容值的储存电容13来帮助稳定液晶电容12所储存的数据电位，而此具有较大电容值的大面积储存电容13会造成开口率(Aperture Ratio)的下降而损失亮度。
发明内容
本发明提供一种像素电路，其可改善上述传统像素电路的缺陷。
本发明另提供一种具有上述像素电路的显示装置。
本发明提出的一种像素电路，包括扫描线、第一数据线、电源线、重置线、第一晶体管、第二晶体管、第三晶体管、第一电容以及液晶电容。扫描线用以提供扫描信号，第一数据线用以提供第一数据信号，电源线用以提供电源，重置线用以提供重置信号。第一晶体管具有控制端、第一端以及第二端，第一晶体管的控制端电耦接于扫描线以接收扫描信号，第一晶体管的第一端电耦接于第一数据线以接收第一数据信号。第一电容具有第一端以及第二端，第一电容的第一端电耦接于第一晶体管的第二端，第一电容的第二端用以接收参考电位。第二晶体管具有控制端、第一端以及第二端，第二晶体管的控制端电耦接于第一电容的第一端，第二晶体管的第一端电耦接于电源线以接收电源。液晶电容具有第一端以及第二端，液晶电容的第一端电耦接于第二晶体管的第二端。第三晶体管具有控制端、第一端以及第二端，第三晶体管的控制端电耦接于重置线以接收重置信号，第三晶体管的第一端电耦接于液晶电容的第一端，第三晶体管的第二端用以接收参考电位。
在本发明的实施例中，上述的像素电路用以依序操作于第一期间、第二期间以及第三期间。于第一期间，第一晶体管用以导通而将第一数据信号传送至第一电容以储存。于第二期间，第一晶体管用以处于截止，第二晶体管用以依据储存于第一电容的第一数据信号而导通，并依据电源以及第一数据信号而对液晶电容充电。于第三期间，第三晶体管用以处于导通并将液晶电容重置到参考电位。
本发明又提出一种显示装置，其包括多个上述的像素电路，且每一个像素电路所接收的重置信号为其所对应的扫描线的前一条扫描线所提供的扫描信号。
本发明实施例所提供的像素电路因采用了上述的电路架构，因此可以延长液晶电容的充放电时间，降低高频率操作对于液晶电容造成的影响。
附图说明
图1为传统液晶显示装置的像素电路的电路图；
图2为蓝相液晶的电容值与充电频率的关系图；
图3为本发明一实施例的像素电路的电路图；
图4为本发明一实施例的像素电路的时序图；
图5为本发明另一实施例的像素电路的电路图；
图6为本发明另一实施例的像素电路的时序图；
图7为本发明又一实施例的像素电路的电路图；
图8为本发明再一实施例的像素电路的电路图；
图9为本发明再一实施例的像素电路的时序图；
图10为本发明一实施例的显示装置的电路图。
其中，附图标记：
100、300、500、700、800：像素电路
101：显示装置
31：第一晶体管
32：第二晶体管
33：第三晶体管
34：第一电容
35：液晶电容
51：第四晶体管
52：第五晶体管
53：第六晶体管
54：第二电容
71：第三电容
72：第四电容
87：第七晶体管
88：第八晶体管
31-1、32-1、33-1、34-1、51-1、52-1、53-1、54-1、87-1、88-1：第一端
31-2、32-2、33-2、34-2、51-2、52-2、53-2、54-2、87-2、88-2：第二端
31-3、32-3、33-3、54-3、55-3、56-3、87-3、88-3：控制端
Scan、Scan N-1：扫描线
Data1、Data2：数据线
Vps：电源线
Res：重置线
Control：控制线
Vcom：共同电位
Vref：参考电位
AC1：第一交流信号
AC2：第二交流信号
Va：第一电平
Vb：第二电平
Vc：第三电平
Vd：第四电平
T1：第一期间
T2：第二期间
T3：第三期间
T4：第四期间
F1、F2：帧
具体实施方式
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
图3为本发明一实施例的像素电路的电路图。如图3所示，像素电路300包括扫描线Scan、第一数据线Data1、电源线Vps、重置线Res、第一晶体管31、第二晶体管32、第三晶体管33、第一电容34以及液晶电容35。扫描线Scan用以提供扫描信号，第一数据线Data1用以提供第一数据信号，电源线Vps用以提供电源，重置线Res用以提供重置信号。第一晶体管31具有第一端31-1、第二端31-2以及控制端31-3。第一晶体管31的控制端31-3电耦接于扫描线Scan以接收扫描信号，第一晶体管31的第一端31-1电耦接于第一数据线Data1以接收第一数据信号。第一电容34具有第一端34-1以及第二端34-2，第一电容34的第一端34-1电耦接于第一晶体管31的第二端31-2，第一电容34的第二端34-2用以接收参考电位Vref。在本实施例中，参考电位Vref例如是接地，但本发明并不以此为限。第二晶体管32具有第一端32-1、第二端32-2以及控制端32-3。第二晶体管32的控制端32-3电耦接于第一电容34的第一端34-1，第二晶体管32的第一端32-1电耦接于电源线Vps以接收电源。液晶电容35具有第一端35-1以及第二端35-2，液晶电容35的第一端35-1电耦接于第二晶体管32的第二端32-2，而液晶电容35的第二端35-2用以接收共同电位Vcom。第三晶体管33具有第一端33-1、第二端33-2以及控制端33-3。第三晶体管33的控制端33-3电耦接于重置线Res以接收重置信号，第三晶体管33的第一端33-1电耦接于液晶电容35的第一端35-1，第三晶体管33的第二端33-2用以接收该参考电位Vref。
图4为本发明一实施例的像素电路的时序图。请参照图3以及图4。像素电路300用以依序操作于第一期间T1、第二期间T2以及第三期间T3。于第一期间T1，第一晶体管31依据数据线Scan所提供的扫描信号而导通，并将第一数据线Data1所提供的第一数据信号传送至并储存于第一电容34。于第二期间T2，第一晶体管31依据扫描线Scan所提供的扫描信号而截止，此时第二晶体管32用以依据储存于第一电容34的第一数据信号而导通，并依据电源线Vps所提供的电源以及第一电容34所储存的第一数据信号而对液晶电容35充电。于第三期间T3，第三晶体管33依据重置线Res所提供的重置信号而导通并将液晶电容35的电位重置到参考电位Vref。具体而言，扫描线Scan所提供的扫描信号在第二期间T2内为禁能，因此第二晶体管32藉由其控制端32-2接收储存于第一电容34上的第一数据信号而导通，而第二晶体管32实质上以源级随耦器(Source Follower)的方式操作，因此其控制端32-3为输入端而其第二端32-2为输出端，如此一来当第二晶体管32处于导通时便可以对液晶电容35持续充电，具体来说，液晶电容35的第一端35-1的电位实质上会持续等同于第一数据线Data1所提供的第一数据信号与第二晶体管32的临界电压(Threshold Voltage)之间的差值，所以即使当第一晶体管31不再快速地切换而使液晶电容35的电容值由较低值恢复原有值的时候，液晶电容35上所储存的数据电位依旧可以藉由上述的操作机制而保持稳定，有效地降低亮度的损失。
承上述，在上述的实施例当中，由于液晶电容35两端所夹的电位为其第一端35-1以及第二端35-2的电位差，而第一电容34所储存的第一数据信号在藉由第二晶体管32而传送至液晶电容35的第一端35-1时，可能会受到第二晶体管32的临界电压的影响而使得第一数据信号衰减，因此本发明提出另一个实施例来克服或减轻此问题。
图5为本发明另一实施例的像素电路的电路图。在图5中与图3相同标号的标号表示相同的元件或信号。如图5所示，像素电路500包含了图3中的电路架构，因此不再赘述与图3相同的部分。像素电路500除了包含图3中的电路架构之外，更包括了第二数据线Data2、第四晶体管51、第五晶体管52、第六晶体管53以及第二电容54。第二数据线Data2用以提供第二数据信号。第四晶体管51具有第一端51-1、第二端51-2以及控制端51-3。第四晶体管51的控制端51-3电耦接于扫描线Scan以接收扫描信号，第四晶体管51的第一端51-1电耦接于第二数据线Data2以接收第二数据信号。第二电容54具有第一端54-1以及第二端54-2。第二电容54的第一端54-1电耦接于第四晶体管51的第二端51-2，第二电容54的第二端54-2用以接收参考电位Vref。第五晶体管52具有第一端52-1、第二端52-2以及控制端52-3。第五晶体管52的控制端52-3电耦接于第二电容54的第一端54-1，第五晶体管52的第一端52-1电耦接于电源线Vps以接收电源。第六晶体管53具有第一端53-1、第二端53-2以及控制端53-3。第六晶体管53的控制端53-3电耦接于重置线Res以接收重置信号，第六晶体管53的第一端53-1电耦接于液晶电容35的第二端35-2，第六晶体管53的第二端53-2用以接收参考电位Vref。与图3中的像素电路300不同的是，图5中的像素电路500的液晶电容35的第二端35-2不再是如图3中的像素电路300一样用以接收参考电位Vref，而是电耦接于第五晶体管52的第二端52-2。
图6为本发明另一实施例的像素电路的时序图。请参照图5以及图6。像素电路500用以依序操作于第一期间T1、第二期间T2以及第三期间T3。于第一期间T1，第一晶体管31依据扫描线Scan所提供的扫描信号而导通并将第一数据线Data1所提供的第一数据信号传送至并储存于第一电容34。第四晶体管51依据扫描线Scan所提供的扫描信号而导通并将第二数据线Data2所提供的第二数据信号传送至并储存于第二电容54。于第二期间T2，第一晶体管31以及第四晶体管51各自依据扫描线Scan所提供的扫描信号而截止，此时第二晶体管32用以依据储存于第一电容34的第一数据信号而导通，第五晶体管52用以依据储存于第二电容54的第二数据信号而导通，并依据电源线Vps所提供的电源、第一电容34所储存的第一数据信号以及第二电容54所储存的第二数据信号而对液晶电容35充电。于第三期间T3，第三晶体管33以及第六晶体管53依据重置线Res所提供的重置信号而导通并将液晶电容35的电位重置到参考电位Vref。具体而言，扫描线Scan所提供的扫描信号在第二期间T2内为禁能，因此第二晶体管32以及第五晶体管52藉由其控制端32-2以及52-2分别接收储存于第一电容34上的第一数据信号以及第二电容54上的第二数据信号而导通，而第二晶体管32以及第五晶体管52实质上以源级随耦器(Source Follower)的方式操作，因此其控制端32-3以及52-3为输入端而其第二端32-2以及52-2各自为输出端，如此一来当第二晶体管32以及第五晶体管52处于导通时便可以对液晶电容32持续充电，所以即使当第一晶体管31以及第四晶体管51不再快速地切换而使液晶电容35的电容值在物理上由较低值恢复原有值的时候，液晶电容35上所储存的数据电位依旧可以藉由上述的操作机制而保持稳定，有效地降低亮度的损失。
承上述，像素电路500实质上藉由互相对称的两个像素电路300来实现，因此第二晶体管32以及第五晶体管52的临界电压(Threshold Voltage)对于液晶电容35所造成的影响可以互相抵消，如此一来更可有效地降低晶体管的临界电压带给液晶电容35的影响而减少亮度的损失。
图7为本发明又一实施例的像素电路的电路图。图7中与图5相同的标号表示相同的元件或信号。如图7所示，像素电路700包括了像素电路500中的电路架构，因此与像素电路500相同的部分不再赘述。像素电路700除了包含像素电路500中的电路架构之外，更包括了第三电容71以及第四电容72，但本发明并不以此为限，本领域通常知识者亦可以仅运用第三电容71或第四电容72其中之一来实现本发明。如图7所示，液晶电容35的第一端35-1电耦接于第三电容71的其中一端，第三电容71的另外一端则用以接收参考电位Vref，液晶电容35的第二端35-2电耦接于第四电容72的其中一端，第四电容72的另外一端接收参考电位Vref。具体而言，在本实施例中，液晶电容35的两端分别与第三电容71以及第四电容72串接，因此可以降低液晶电容35的两端相互耦合所产生的电位变化，也就是说藉由第三电容71以及第四电容72可以降低液晶电容35两端所夹的电位过小的情况。此外，由于像素电路700采用了类似于像素电路500的对称电路架构，因此第二晶体管32以及第五晶体管52的临界电压(Threshold Voltage)对于液晶电容35所造成的影响亦可以互相抵消。如前所述，本实施例仅为举例而非用以限制本发明，本领域通常知识者亦可以仅采用第三电容71或第四电容72其中之一在实质上亦可以实现相同的功效。
图8为本发明再一实施例的像素电路的电路图。图8中与图7相同的标号表示相同的元件或信号。如图8所示，像素电路800包括了像素电路700中的电路架构，因此与像素电路700相同的部分不再赘述。像素电路800除了包含像素电路700中的电路架构之外，更包括了控制线Control、第七晶体管87以及第八晶体管88，但本发明并不以此为限，本领域通常知识者亦可以仅采用第七晶体管87或第八晶体管88其中之一来实现本发明。如图8所示，第七晶体管87具有第一端87-1、第二端87-2以及控制端87-3。第七晶体管87的控制端87-3电耦接于控制线Control以接收控制信号，第七晶体管87的第一端87-1电耦接于第二晶体管32的第二端32-2，第七晶体管87的第二端87-2电耦接于液晶电容35的第一端35-1。第八晶体管88具有第一端88-1、第二端88-2以及控制端88-3。第八晶体管88的控制端88-3电耦接于控制线Control以接收控制信号，第八晶体管88的第一端88-1电耦接于第五晶体管52的第二端52-2，第八晶体管88的第二端88-2电耦接于液晶电容35的第二端35-2。
请继续参照图8，在像素电路800中，第三电容71的其中一端电耦接于第七晶体管87的第二端87-2，第三电容71的另外一端则接收第一交流信号AC1，第四电容72的其中一端电耦接于第八晶体管88的第二端88-2，第四电容82的另外一端则接收第二交流信号AC2。此外，由于像素电路800采用了类似于像素电路500的对称电路架构，因此第二晶体管32以及第五晶体管52的临界电压(Threshold Voltage)对于液晶电容35所造成的影响亦可以互相抵消。
图9为本发明再一实施例的像素电路的时序图。请参照图8以及图9。如图9所示，像素电路800用以操作于多个帧(如F1、F2)，例如在第一个帧F1的内依序操作于第一期间T1、第二期间T2、第三期间T3以及第四期间T4。于第一期间T1，第一晶体管31用以接收扫描线Scan所提供的扫描信号而导通并将第一数据线Data1所提供的第一数据信号传送至并储存于第一电容34，第四晶体管51用以接收扫描线Scan所提供的扫描信号而导通并将第二数据线Data2所提供的第二数据信号传送至并储存于第二电容54，第七晶体管87以及第八晶体管88分别用以接收控制线Control所提供的控制信号而导通。于第二期间T2，第一晶体管31以及第四晶体管51用以接收扫描线Scan所提供的扫描信号而截止，第七晶体管87以及第八晶体管88用以接收控制线Control所提供的控制信号而导通，第二晶体管32用以依据储存于第一电容34的第一数据信号而导通，第五晶体管52用以依据储存于第二电容54的第二数据信号而导通，并用以依据电源线Vps所提供的电源、第一电容34所储存的第一数据信号以及第二电容54所储存的第二数据信号而对液晶电容35充电。于第三期间T3，第七晶体管87以及第八晶体管88用以接收控制线Control所提供的控制信号而截止以使液晶电容35的第一端35-1以及液晶电容35的第二端35-2为浮接，且第一交流信号AC1在第七晶体管87截止后由第一电平Va转换为第二电平Vb，第二交流信号AC2在第八晶体管88截止后由第三电平Vc转换为第四电平Vd，其中第一电平Va与第四电平Vd的电位实质上相同且第二电平Vb与第三电平Vc的电位实质上相同。于第四期间T4，第三晶体管33以及第六晶体管53用以接收重置线Vps所提供的重置信号而导通并将液晶电容35的电位重置到参考电位Vref。当操作于第二个帧F2时，像素电路800的操作方式与上述大致上相同，因此不再赘述。
承上述，具体而言，图8中的像素电路800藉由控制线Control所提供的控制信号而导通第七晶体管87以及第八晶体管88，因此液晶电容35在第一期间T1以及第二期间T2内可以通过第一电容34所储存的第一数据电位以及第二电容54所储存的第二数据电位而进行充电。在第三期间T3，由于控制线Control所提供的控制信号会截止第七晶体管87以及第八晶体管88，此时液晶电容35的两端实质上分别处于浮接的状态，在此状态下，藉由改变第一交流信号AC1以及第二交流信号AC2的值，例如第一交流信号AC1由电平Va提升至电平Vb，第二交流信号AC2由电平Vc降低至电平Vd，藉此可以增加液晶电容35两端所夹的电位差而得到更佳的发光效率。如前所述，本领域通常知识者可知，在本发明实施例中所提及的第三电容71、第四电容72、第七晶体管87以及第八晶体管88之间可视需求而任意搭配使用，本发明并不以前述的实施例为限，举凡以类似的概念而达成的类似功效的实施方式均在本发明的保护范围当中。
图10为本发明一实施例的显示装置的电路图。图8与图10中相同的标号表示相同的元件或信号。如图10所示，显示装置101包括一个如前所述的像素电路，以及相邻像素电路的部分电路架构，而扫描线Scan N-1为扫描线Scan的前一条扫描线，且每一个像素电路所接收的重置信号为其所对应的扫描线的前一条扫描线所提供的扫描信号。具体而言，液晶电容35藉由第三晶体管33以及第六晶体管53来进行电位的重置，而控制第三晶体管35以及第六晶体管53的重置信号为扫描线Scan的前一条扫描线Scan N-1所提供的扫描信号，如此一来便可以不需要重置线Res而节省布线所需的面积。此外，本领域通常知识者可知，前述的图3、图5、图7以及图8的各个像素电路亦可套用相同的概念，也就是以前一条扫描线(图未示)所提供的扫描信号来取代重置线Res所提供的重置信号，以节省布线所需的面积。另外，由于显示装置101采用了类似于像素电路500的对称电路架构，因此第二晶体管32以及第五晶体管52的临界电压(Threshold Voltage)对于液晶电容35所造成的影响亦可以互相抵消。除此之外，上述各个像素电路可以通过重复对应设置的方式来形成具有多个像素的显示装置。
本发明实施例主要藉由第一晶体管以在扫描线提供扫描信号的时候将数据线所提供的数据信号储存于第一电容，并在扫描线不提供扫描信号的时候，藉由第一电容所储存的数据信号导通第二晶体管，并以源级随耦器的操作方式将数据电位提供至液晶电容，如此一来可以使得液晶电容即使在扫描线不提供扫描信号时亦能持续充电，藉以达到稳定液晶电容所储存的数据电位的功效，降低亮度的损失。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (8)

1.一种像素电路，其特征在于，包括：
一扫描线，用以提供一扫描信号；
一第一数据线，用以提供一第一数据信号；
一电源线，用以提供一电源；
一重置线，用以提供一重置信号；
一第一晶体管，具有一控制端、一第一端以及一第二端，该第一晶体管的该控制端电耦接于该扫描线以接收该扫描信号，该第一晶体管的该第一端电耦接于该第一数据线以接收该第一数据信号；
一第一电容，具有一第一端以及一第二端，该第一电容的该第一端电耦接于该第一晶体管的该第二端，该第一电容的该第二端用以接收一参考电位；
一第二晶体管，具有一控制端、一第一端以及一第二端，该第二晶体管的该控制端电耦接于该第一电容的该第一端，该第二晶体管的该第一端电耦接于该电源线以接收该电源；
一液晶电容，具有一第一端以及一第二端，该液晶电容的该第一端电耦接于该第二晶体管的该第二端；
一第三晶体管，具有一控制端、一第一端以及一第二端，该第三晶体管的该控制端电耦接于该重置线以接收该重置信号，该第三晶体管的该第一端电耦接于该液晶电容的该第一端，该第三晶体管的该第二端用以接收该参考电位；
一第二数据线，用以提供一第二数据信号；
一第四晶体管，具有一控制端、一第一端以及一第二端，该第四晶体管的该控制端电耦接于该扫描线以接收该扫描信号，该第四晶体管的该第一端电耦接于该第二数据线以接收该第二数据信号；
一第二电容，具有一第一端以及一第二端，该第二电容的该第一端电耦接于该第四晶体管的该第二端，该第二电容的该第二端用以接收该参考电位；
一第五晶体管，具有一控制端、一第一端以及一第二端，该第五晶体管的该控制端电耦接于该第二电容的该第一端，该第五晶体管的该第一端电耦接于该电源线以接收该电源；以及
一第六晶体管，具有一控制端、一第一端以及一第二端，该第六晶体管的该控制端电耦接于该重置线以接收该重置信号，该第六晶体管的该第一端电耦接于该液晶电容的该第二端，该第六晶体管的该第二端电耦接于该参考电位。
2.根据权利要求1所述的像素电路，其特征在于，该像素电路用以依序操作于一第一期间、一第二期间以及一第三期间，于该第一期间，该第一晶体管用以处于导通而将该第一数据信号传送至该第一电容，该第四晶体管用以处于导通而将该第二数据信号传送至该第二电容，于该第二期间，该第一晶体管以及该第四晶体管用以处于截止，该第二晶体管用以依据储存于该第一电容的该第一数据信号而导通，该第五晶体管用以依据储存于该第二电容的该第二数据信号而导通，并用以依据该电源、该第一数据信号以及该第二数据信号而对该液晶电容充/放电，于该第三期间，该第三晶体管以及该第六晶体管用以处于导通并将该液晶电容重置到该参考电位。
3.根据权利要求2所述的像素电路，其特征在于，更包括一第三电容以及一第四电容，其中该液晶电容的该第一端电耦接于该第三电容的其中一端，该第三电容的另外一端接收该参考电位，该液晶电容的该第二端电耦接于该第四电容的其中一端，该第四电容的另外一端接收该参考电位。
4.根据权利要求1所述的像素电路，其特征在于，更包括：
一控制线，用以提供一控制信号；
一第七晶体管，具有一控制端、一第一端以及一第二端，该第七晶体管的该控制端电耦接于该控制线以接收该控制信号，该第七晶体管的该第一端电耦接于该第二晶体管的该第二端，该第七晶体管的该第二端电耦接于该液晶电容的该第一端；以及
一第三电容，该第三电容的其中一端电耦接于该第七晶体管的该第二端，该第三电容的另外一端接收一第一交流信号。
5.根据权利要求4所述的像素电路，其特征在于，该像素电路用以依序操作于一第一期间、一第二期间、一第三期间以及一第四期间，于该第一期间，该第一晶体管用以处于导通而将该第一数据信号传送至该第一电容，该第四晶体管用以处于导通而将该第二数据信号传送至该第二电容，该第七晶体管用以处于导通，于该第二期间，该第一晶体管以及该第四晶体管用以处于截止，该第七晶体管用以处于导通，该第二晶体管用以依据储存于该第一电容的该第一数据信号而导通，该第五晶体管用以依据储存于该第二电容的该第二数据信号而导通，并分别用以依据该电源、该第一数据信号以及该第二数据信号而对该液晶电容充/放电，于该第三期间，该第七晶体管用以处于截止以使该液晶电容的该第一端为浮接，该第一交流信号在该第七晶体管截止后由一第一电平转换为一第二电平，于该第四期间，该第三晶体管以及该第六晶体管用以处于导通并将该液晶电容重置到该参考电位。
6.根据权利要求1所述的像素电路，其特征在于，更包括：
一控制线，用以提供一控制信号；
一第七晶体管，具有一控制端、一第一端以及一第二端，该第七晶体管的该控制端电耦接于该控制线以接收该控制信号，该第七晶体管的该第一端电耦接于该第二晶体管的该第二端，该第七晶体管的该第二端电耦接于该液晶电容的该第一端；
一第八晶体管，具有一控制端、一第一端以及一第二端，该第八晶体管的该控制端电耦接于该控制线以接收该控制信号，该第八晶体管的该第一端电耦接于该第五晶体管的该第二端，该第八晶体管的该第二端电耦接于该液晶电容的该第二端；
一第三电容，该第三电容的其中一端电耦接于该第七晶体管的该第二端，该第三电容的另外一端接收一第一交流信号；以及
一第四电容，该第四电容的其中一端电耦接于该第八晶体管的该第二端，该第四电容的另外一端接收一第二交流信号。
7.根据权利要求6所述的像素电路，其特征在于，该像素电路用以依序操作于一第一期间、一第二期间、一第三期间以及一第四期间，于该第一期间，该第一晶体管用以处于导通而将该第一数据信号传送至该第一电容，该第四晶体管用以处于导通而将该第二数据信号传送至该第二电容，该第七晶体管以及该第八晶体管用以处于导通，于该第二期间，该第一晶体管以及该第四晶体管用以处于截止，该第七晶体管以及该第八晶体管用以处于导通，该第二晶体管用以依据储存于该第一电容的该第一数据信号而导通，该第五晶体管用以依据储存于该第二电容的该第二数据信号而导通，并分别用以依据该电源、该第一数据信号以及该第二数据信号而对该液晶电容充电，于该第三期间，该第七晶体管以及该第八晶体管用以处于截止以使该液晶电容的该第一端以及该液晶电容的该第二端为浮接，该第一交流信号在该第七晶体管截止后由一第一电平转换为一第二电平，该第二交流信号在该第八晶体管截止后由一第三电平转换为一第四电平，其中该第一电平与该第四电平相同且该第二电平与该第三电平相同，于该第四期间，该第三晶体管以及该第六晶体管分别用以处于导通并将该液晶电容的两端重置到该参考电位。
8.一种显示装置，其特征在于，包括多列如权利要求1至7任一项所述的像素电路，且每一像素电路所接收的该重置信号为该列像素电路所对应的该扫描线的前一条扫描线所提供的扫描信号。
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