CN104979224A - 一种器件封装互联方法 - Google Patents
一种器件封装互联方法 Download PDFInfo
- Publication number
- CN104979224A CN104979224A CN201410135393.7A CN201410135393A CN104979224A CN 104979224 A CN104979224 A CN 104979224A CN 201410135393 A CN201410135393 A CN 201410135393A CN 104979224 A CN104979224 A CN 104979224A
- Authority
- CN
- China
- Prior art keywords
- electrode
- solder
- following table
- surface electrode
- upper table
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Wire Bonding (AREA)
Abstract
本发明提供了一种器件封装互联方法，包括如下步骤：（1）提供具有上、下台面电极的半导体芯片，其中，上台面电极高于下台面电极；（2）在所述上、下台面电极上分别施加焊料；（3）对焊料进行回流处理，使分布在所述上、下台面电极上的焊料分别形成第一和第二半球形，并且所述第二半球形的顶端与第一半球形的顶端处于同一水平面上；（4）将半导体芯片与导电基底之间通过焊料倒装互联，并在半导体芯片与导电基底之间填充封装材料。本发明通过在芯片的上、下台面上施加直径不同的焊料，经过回流，实现芯片高度差填平，操作简便快捷，并与现有工艺兼容，能够实现芯片的大面积可靠倒装封装。
Description
技术领域
本发明涉及一种半导体器件制备方法，特别涉及一种半导体器件封装互联方法，属于半导体制造技术领域。
背景技术
半导体器件日益复杂，单一的半导体制程已很难满足各种各样的应用需求，因此将不同材料、组分的芯片进行互联封装以更小的芯片面积实现更为复杂的功能，是目前功能化半导体芯片的重要发展趋势。特别是对大面积阵列的器件来说，可靠，低成本、高效的封装更为重要。其中倒装焊是一种重要的方法，该技术芯片表面的平整度对芯片封装可靠性具有很大的影响，但由于芯片本身器件结构的限制（例如，台阶高度不一致）以及大面积芯片工艺容差较低的影响，实现所有焊点的完全平整往往很困难，因此，如何通过工艺及技术手段来实现焊点的平整化具有重要的意义。
发明内容
本发明的目的在于提供一种器件封装互联方法，其能够在半导体器件的倒装封装过程中，实现台阶高度不一致芯片的大规模封装，从而克服现有技术中的不足。
为实现前述发明目的，本发明采用的技术方案如下：
一种器件封装互联方法，包括如下步骤：
（1）提供具有上台面电极和下台面电极的半导体芯片，其中，上台面电极高于下台面电极；
（2）在所述上台面电极和下台面电极上分别施加焊料；
（3）对焊料进行回流处理，使分布在所述上台面电极和下台面电极上的焊料分别形成第一半球形和第二半球形，并且所述第二半球形的顶端与第一半球形的顶端处于同一水平面上；
（4）将半导体芯片与导电基底之间通过焊料倒装互联，并在半导体芯片与导电基底之间填充封装材料。
进一步的，所述上台面电极与下台面电极的高度差为0.1μm~10μm。
进一步的，步骤（2）中在上台面电极或下台面电极上施加焊料的方式包括热蒸发、电子束蒸发或电镀，并且施加在下台面电极上的焊料的体积大于施加在上台面电极上的焊料的体积。
进一步的，步骤（2）中施加在上台面电极和下台面电极上的焊料厚度一致，但下台面电极上的焊料直径比上台面电极上的焊料直径大1~20μm。
进一步的，步骤（3）中所述第二半球形的高度比第一半球形的高度大0.5~10μm。
进一步的，步骤（3）中回流气氛包括甲酸气氛或真空，回流温度为130~200℃，回流时间2~20min。
进一步的，所述导电基底可选自但不限于采用半导体工艺制作的ASIC电路。
进一步的，所述ASIC电路的逻辑门数在1千~1千万之间。
进一步的，所述封装材料包括封装胶，所述封装胶可选自但不限于环氧树脂或酚醛树脂。
进一步的，所述半导体芯片的材料可选自但不限于GaAs、GaN、SiC或Si。
进一步的，所述上台面电极与下台面电极的材料可选自但不限于Au。
进一步的，所述焊料可选自但不限于铟或锡。
进一步的，所述焊料采用铟，且在步骤（3）中分布在所述上台面电极和下台面电极上的铟柱回流后的高度H满足关系下式：
其中，h为铟柱回流前高度，θ为铟回流浸润接触角。
与现有技术相比，本发明的优点包括：通过在芯片的上、下台面上施加直径不同的焊料，经过回流，实现芯片高度差填平，操作简便快捷，并与现有工艺兼容，能够实现芯片的大面积可靠倒装封装。
附图说明
图1为本发明一实施例中半导体芯片蒸发焊料后的剖面结构示意图；
图2为本发明一实施例中半导体芯片上的焊料回流后的剖面结构示意图；
图3为本发明一实施例中半导体芯片与ASIC电路之间倒装焊接后的剖面结构示意图；
附图标记说明：上台面-1、下台面-2、焊料-3、 ASIC电路-4。
具体实施方式
如前所述，在半导体器件互联封装的过程中，由于器件结构及功能限制，半导体芯片表面存在台阶高度差，对后续封装可靠性存在影响。
有鉴于此，本发明的主旨在于提供一种更为可靠的半导体芯片互联封装方法，其技术方案主要包括：在半导体芯片的上、下台阶上分别施加直径不同的焊料，经过回流，实现芯片高度差填平，从而有利于后续封装，特别是在半导体倒装封装过程中，实现台阶高度不一致芯片的大规模封装。
本发明工艺的原理包括：焊料在回流过程中，由于表面浸润性的影响，将形成一个半球形，其直径及高度与焊料与界面浸润性以及焊料体积有关。根据该原理，通过计算，可以在台阶高度不一致的芯片上分别制作直径不一致的焊料，并使焊料的厚度保持一致，经过回流，焊料形成高度不一致的焊球，而上、下台阶上的焊球的高度差正好能够填平半导体芯片上、下台阶的高度差。
在本发明的一典型实施方案中，该方法可以包括如下步骤：
（1）提供具有上台面电极和下台面电极的半导体芯片，其中，上台面电极高于下台面电极；
（2）在所述上台面电极和下台面电极上分别施加焊料；
（3）对焊料进行回流处理，使分布在所述上台面电极和下台面电极上的焊料分别形成第一半球形和第二半球形，并且所述第二半球形的顶端与第一半球形的顶端处于同一水平面上；
（4）将半导体芯片与导电基底之间通过焊料倒装互联，并在半导体芯片与导电基底之间填充封装材料。
而关于前述上台面电极与下台面电极的高度差，焊料的施加方式，焊料的厚度和直径，焊料的种类，回流的工艺条件，导电基底的种类、半导体芯片的类型等，其可均可参阅前文，此处不再赘述。
总之，本发明的工艺操作简便快捷，并与现有工艺兼容，能够实现芯片的大面积可靠倒装封装。
以下结合一具体实施例及相应附图对本发明的技术方案作进一步的说明。
如图1所示，半导体芯片上台面电极1及下台面电极2为金电极（如下分别简称为上台面和下台面）之间存在高度差H0，利用热蒸发在上、下台面上生长作为焊料3的铟，厚度为6μm，上台面铟直径为10μm，下台面铟直径为15μm。经过160℃ 10 min回流处理后，参阅图2，上、下台面上的焊料3变为半球状，并且回流后上、下台面的铟半球的顶端处于同一水平面上。其中，铟柱回流后的高度H满足下式：
其中，h为铟柱回流前高度，θ为铟回流浸润接触角。
再请参阅图3所示，将半导体芯片与导电衬底，例如ASIC电路4利用业界习知的倒装焊方式进行封装，还可进一步在ASIC电路4与半导体芯片之间填充环氧树脂等业界悉知的各类封装材料，从而完成半导体芯片的封装互联。
以上仅是本发明众多具体应用范例中的实施例，对本发明的保护范围不构成任何限制。凡采用等同变换或是等效替换而形成的技术方案，均落在本发明权利保护范围之内。
Claims (10)
1.一种器件封装互联方法，其特征在于包括如下步骤：
（1）提供具有上台面电极和下台面电极的半导体芯片，其中，上台面电极高于下台面电极；
（2）在所述上台面电极和下台面电极上分别施加焊料；
（3）对焊料进行回流处理，使分布在所述上台面电极和下台面电极上的焊料分别形成第一半球形和第二半球形，并且所述第二半球形的顶端与第一半球形的顶端处于同一水平面上；
（4）将半导体芯片与导电基底之间通过焊料倒装互联，并在半导体芯片与导电基底之间填充封装材料。
2.根据权利要求1所述的器件封装互联方法，其特征在于所述上台面电极与下台面电极的高度差为0.1μm~10μm。
3.根据权利要求1所述的器件封装互联方法，其特征在于，步骤（2）中在上台面电极或下台面电极上施加焊料的方式包括热蒸发、电子束蒸发或电镀，并且施加在下台面电极上的焊料的体积大于施加在上台面电极上的焊料的体积。
4.根据权利要求1所述的器件封装互联方法，其特征在于，步骤（2）中施加在上台面电极和下台面电极上的焊料厚度一致，但下台面电极上的焊料直径比上台面电极上的焊料直径大1~20μm。
5.根据权利要求1所述的器件封装互联方法，其特征在于，步骤（3）中所述第二半球形的高度比第一半球形的高度大0.5~10μm。
6.根据权利要求1所述的器件封装互联方法，其特征在于，步骤（3）中回流气氛包括甲酸气氛或真空，回流温度为130~200℃，回流时间2~20min。
7.根据权利要求1所述的器件封装互联方法，其特征在于所述焊料包括铟或锡。
8.根据权利要求1-7中任一项所述的器件封装互联方法，其特征在于所述焊料采用铟，且在步骤（3）中分布在所述上台面电极和下台面电极上的铟柱回流后的高度H满足下式：
其中，h为铟柱回流前高度，θ为铟回流浸润接触角。
9.根据权利要求1所述器件封装互联方法，其特征在于，所述导电基底包括采用半导体工艺制作的ASIC电路，所述ASIC电路的逻辑门数在1千~1千万之间。
10.根据权利要求1所述器件封装互联方法，其特征在于所述半导体芯片的材料包括GaAs、GaN、SiC或Si，所述上台面电极和下台面电极的材料包括Au。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410135393.7A CN104979224B (zh) | 2014-04-04 | 2014-04-04 | 一种器件封装互联方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410135393.7A CN104979224B (zh) | 2014-04-04 | 2014-04-04 | 一种器件封装互联方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104979224A true CN104979224A (zh) | 2015-10-14 |
| CN104979224B CN104979224B (zh) | 2017-10-20 |
Family
ID=54275617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410135393.7A Active CN104979224B (zh) | 2014-04-04 | 2014-04-04 | 一种器件封装互联方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104979224B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106876344A (zh) * | 2017-01-23 | 2017-06-20 | 杰群电子科技（东莞）有限公司 | 一种半导体封装结构及封装方法 |
| CN107527901A (zh) * | 2016-06-15 | 2017-12-29 | 台湾积体电路制造股份有限公司 | 半导体结构 |
| CN116417262A (zh) * | 2023-03-10 | 2023-07-11 | 佛山市欣源电子股份有限公司 | 一种汽车电容器 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1064953A (ja) * | 1996-08-20 | 1998-03-06 | Fujitsu Ltd | フェースダウンボンディング半導体装置とその製造方法 |
| CN1236982A (zh) * | 1998-01-22 | 1999-12-01 | 株式会社日立制作所 | 压力接触型半导体器件及其转换器 |
| CN1354526A (zh) * | 2000-11-21 | 2002-06-19 | 财团法人工业技术研究院 | 发光元件覆晶组装的方法及其结构 |
| JP2003273314A (ja) * | 2002-03-18 | 2003-09-26 | Toyota Motor Corp | マルチチップモジュールの接合方法 |
| CN1527448A (zh) * | 2003-03-08 | 2004-09-08 | ���ǵ�����ʽ���� | 半导体激光二极管的辅助装配座及其制造方法 |
| TW200808143A (en) * | 2006-07-20 | 2008-02-01 | Phoenix Prec Technology Corp | PCB electrical connection terminal structure and manufacturing method thereof |
| CN202205814U (zh) * | 2011-03-29 | 2012-04-25 | 晶科电子（广州）有限公司 | 一种发光二极管器件 |
-
2014
- 2014-04-04 CN CN201410135393.7A patent/CN104979224B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1064953A (ja) * | 1996-08-20 | 1998-03-06 | Fujitsu Ltd | フェースダウンボンディング半導体装置とその製造方法 |
| CN1236982A (zh) * | 1998-01-22 | 1999-12-01 | 株式会社日立制作所 | 压力接触型半导体器件及其转换器 |
| CN1354526A (zh) * | 2000-11-21 | 2002-06-19 | 财团法人工业技术研究院 | 发光元件覆晶组装的方法及其结构 |
| JP2003273314A (ja) * | 2002-03-18 | 2003-09-26 | Toyota Motor Corp | マルチチップモジュールの接合方法 |
| CN1527448A (zh) * | 2003-03-08 | 2004-09-08 | ���ǵ�����ʽ���� | 半导体激光二极管的辅助装配座及其制造方法 |
| TW200808143A (en) * | 2006-07-20 | 2008-02-01 | Phoenix Prec Technology Corp | PCB electrical connection terminal structure and manufacturing method thereof |
| CN202205814U (zh) * | 2011-03-29 | 2012-04-25 | 晶科电子（广州）有限公司 | 一种发光二极管器件 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107527901A (zh) * | 2016-06-15 | 2017-12-29 | 台湾积体电路制造股份有限公司 | 半导体结构 |
| US10804245B2 (en) | 2016-06-15 | 2020-10-13 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and manufacturing method thereof |
| CN106876344A (zh) * | 2017-01-23 | 2017-06-20 | 杰群电子科技（东莞）有限公司 | 一种半导体封装结构及封装方法 |
| CN116417262A (zh) * | 2023-03-10 | 2023-07-11 | 佛山市欣源电子股份有限公司 | 一种汽车电容器 |
| CN116417262B (zh) * | 2023-03-10 | 2023-10-03 | 佛山市欣源电子股份有限公司 | 一种汽车电容器 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104979224B (zh) | 2017-10-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11424220B2 (en) | Semiconductor structure and manufacturing method thereof | |
| CN103681607B (zh) | 半导体器件及其制作方法 | |
| US8941248B2 (en) | Semiconductor device package and method | |
| US8076232B2 (en) | Semiconductor device and method of forming composite bump-on-lead interconnection | |
| US8642393B1 (en) | Package on package devices and methods of forming same | |
| US9287191B2 (en) | Semiconductor device package and method | |
| KR101548426B1 (ko) | 집적 회로의 패키징에서의 정렬 | |
| US12021051B2 (en) | Semiconductor package and method of forming the same | |
| US9893043B2 (en) | Method of manufacturing a chip package | |
| US20220415769A1 (en) | Semiconductor device with a semiconductor die embedded between an extended substrate and a bottom substrate | |
| CN104779217A (zh) | 具有翘曲控制结构的半导体器件封装件 | |
| US7700414B1 (en) | Method of making flip-chip package with underfill | |
| CN104851816A (zh) | 一种多芯片高密度封装方法 | |
| CN104979224A (zh) | 一种器件封装互联方法 | |
| US20130256915A1 (en) | Packaging substrate, semiconductor package and fabrication method thereof | |
| US11862585B2 (en) | Semiconductor package structures and methods of manufacturing the same | |
| US11495531B2 (en) | Semiconductor device package and method of manufacturing the same | |
| US9576888B2 (en) | Package on-package joint structure with molding open bumps | |
| KR20120042240A (ko) | Ｔｍｖ 패키지온패키지 제조방법 | |
| CN100437990C (zh) | 半导体元件封装构造与晶片接合至封装基板的方法 | |
| CN104576608A (zh) | 一种膜塑封pop封装结构及其制备方法 | |
| US9312243B2 (en) | Semiconductor packages | |
| US20060138643A1 (en) | One step capillary underfill integration for semiconductor packages | |
| US20070278635A1 (en) | Microelectronic package having solder-filled through-vias | |
| TW201415602A (zh) | 封裝堆疊結構之製法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |