CN104966479B - 阵列基板及显示装置 - Google Patents

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Abstract

本发明提供了一种阵列基板及显示装置，其中的阵列基板包括多组像素电路，还包括：分别与一组像素电路中的每一个所述像素电路相连的数据线；与所述数据线的第一端相连的电流源电路，所述电流源电路用于通过所述数据线向该组像素电路中的任一所述像素电路输出与该像素电路对应的电流；与所述数据线的第二端相连的恒流电路，所述恒流电路用于提供从所述数据线的第一端流向第二端的具有预设大小的电流。上述显示装置包括任意一种的上述阵列基板。本发明可以解决数据线上的寄生电容会对小电流的灰阶值写入过程造成很大影响的问题。

Description

阵列基板及显示装置
技术领域
本发明涉及显示技术领域，具体涉及一种阵列基板及显示装置。
背景技术
现有技术中，电流驱动型的像素电路通过接收数据驱动电路中电流源所输出的数据电流来进行灰阶值的写入，在写入比较大的灰阶值时数据电流也比较大，在写入比较小的灰阶值时数据电流也比较小。然而在实际产品中，用于传输上述数据电流的数据线会不可避免地与其他导体结构之间形成寄生电容，从而会对数据电流较小时的灰阶值写入造成极大的影响。为了减小数据线上的寄生电容对灰阶值写入过程的影响，现有技术常会通过像素电路设计来成比例地放大充电电流。然而这一方式对工艺的均匀性的要求非常苛刻，而且对于原本数值就很小的数据电流并不能有效地进行放大，因而不能解决小电流的灰阶值写入过程容易受到寄生电容很大影响的问题。
发明内容
针对现有技术中的缺陷，本发明提供一种阵列基板及显示装置，可以解决数据线上的寄生电容会对小电流的灰阶值写入过程造成很大影响的问题。
第一方面，本发明提供了一种阵列基板，包括多组像素电路，还包括：
分别与一组像素电路中的每一个所述像素电路相连的数据线；
与所述数据线的第一端相连的电流源电路，所述电流源电路用于通过所述数据线向该组像素电路中的任一所述像素电路输出与该像素电路对应的电流；
与所述数据线的第二端相连的恒流电路，所述恒流电路用于提供从所述数据线的第一端流向第二端的具有预设大小的电流。
可选地，所述恒流电路包括：
第一端与所述数据线的第二端相连的第一电容；
栅极与所述第一电容的第二端相连的第一晶体管，所述第一晶体管的源极和漏极中的一个连接所述第一电容的第一端，另一个连接参考电压线。
可选地，所述恒流电路在所述第一电容的第一端与所述数据线的第二端之间还包括第二晶体管；所述恒流电路在所述参考电压线与所述第一晶体管的源极或漏极之间还包括第三晶体管；
所述第二晶体管与所述第三晶体管的栅极连接第一控制信号线；所述第二晶体管的源极和漏极中的一个连接所述数据线的第二端，另一个连接所述第一电容的第一端；所述第三晶体管的源极和漏极中的一个连接所述第一晶体管的源极或漏极，另一个连接所述参考电压线。
可选地，所述恒流电路还包括：
第四晶体管，所述第四晶体管的源极和漏极中的一个连接所述第一电容的第一端，另一个连接第一偏置电压线；
第五晶体管，所述第五晶体管的源极和漏极中的一个连接所述第一电容的第二端，另一个连接第二偏置电压线；
所述第四晶体管与第五晶体管的栅极连接第二控制信号线。
可选地，所述多组像素电路在所述阵列基板排成多行与多列，同一组像素电路位于同一列中；每一所述像素电路还与扫描信号线相连，所述像素电路用于在所述扫描信号线上的信号的控制下接收由所述电流源电路输出的电流；每一所述像素电路还与开关信号线相连，所述像素电路还用于在所述开关信号线上的信号的控制下为该像素电路中的发光器件提供偏置电压；
所述第一控制信号线与对应于距离所述数据线的第二端最近的一行像素电路的开关信号线相连，所述第二控制信号线与对应于该行像素电路的扫描信号线相连。
可选地，所述恒流电路还包括：
第六晶体管，所述第六晶体管的源极和漏极中的一个连接于所述第一晶体管与所述第二晶体管之间的连接点，另一个连接第三偏置电压线；
第七晶体管，所述第七晶体管的源极与漏极中的一个连接于所述第一晶体管与所述第三晶体管之间的连接点，另一个连接所述第一电容的第二端；
第八晶体管，所述第八晶体管的源极与漏极中的一个连接所述第一电容的第二端，另一端连接所述参考电压线；
所述第六晶体管与第七晶体管的栅极连接第三控制信号线，所述第八晶体管的栅极与第四控制信号线相连。
可选地，所述多组像素电路在所述阵列基板排成多行与多列，同一组像素电路位于同一列中；每一所述像素电路还与扫描信号线相连，所述像素电路用于在所述扫描信号线上的信号的控制下接收由所述电流源电路输出的电流；每一所述像素电路还与开关信号线相连，所述像素电路还用于在所述开关信号线上的信号的控制下为该像素电路中的发光器件提供偏置电压；
所述第三控制信号线与对应于距离所述数据线的第二端最近的一行像素电路的扫描信号线相连；所述第四控制信号线与对应于上一行像素电路的扫描信号线相连。
可选地，所述参考电压线用于向所述第一晶体管的源极或漏极提供预定的参考电压，以使所述第一晶体管工作在饱和区内。
可选地，所述像素电路包括：
第二电容；
发光器件，所述发光器件的第二端连接第五偏置电压线；
第九晶体管，所述第九晶体管的栅极与扫描信号线相连，源极与漏极中的一个连接所述数据线，另一个连接所述第二电容的第一端；
第十晶体管，所述第十晶体管的栅极与开关信号线相连，源极与漏极中的一个连接第四偏置电压线，另一个连接所述第二电容的第一端；
第十一晶体管，所述第十一晶体管的栅极与所述扫描信号线相连，源极与漏极中的一个连接初始电压信号线，另一个连接所述第二电容的第二端；
第十二晶体管，所述第十二晶体管的栅极与所述第二电容的第二端相连，源极与漏极中的一个连接所述第二电容的第一端，另一个连接所述发光器件的第一端。
第二方面，本发明还提供了一种显示装置，包括上述任意一种阵列基板。
由上述技术方案可知，本发明通过在阵列基板中设置包括恒流电路的结构，使得为像素电路传输数据电流的数据线上存在一预设的恒定背景电流，从而可以减小数据线上的寄生电容对灰阶值写入过程的影响，因此可以解决小电流的灰阶值写入过程容易受到数据线上寄生电容的影响的问题。进一步地，本发明可以在现有方案上的基础上通过简单的结构添加或改造来实现，同时增加的功耗可以仅相当于几行像素的功耗(约为零点几个毫瓦)，不会影响产品的整体功耗和成本。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单的介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明一个实施例中一种阵列基板上的局部电路结构框图；
图2是图1所示的电路结构在一种工作状态下的工作原理示意图；
图3是本发明一个实施例与现有技术在增强充电效率方面上的效果对比示意图；
图4是本发明一个实施例中一种恒流电路和一种像素电路的电路结构示意图；
图5是图4所示像素电路的电路时序图；
图6是本发明又一实施例中一种恒流电路的电路结构示意图；
图7是本发明另一实施例中一种恒流电路的电路结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1是本发明一个实施例中一种阵列基板上的局部电路结构框图。参见图1，该阵列基板包括多组像素电路(如在图1中示出的一组像素电路P1、P2、…、Pn)，还包括分别与一组像素电路中的每一个像素电路P1、P2、…、Pn相连的数据线Ld。如图1所示，数据线Ld上存在多个连接节点，分别与上述像素电路P1、P2、…、Pn相连，同时数据线Ld具有位于两端的第一端和第二端。上述阵列基板还包括电流源电路S1以及恒流电路S2，上述数据线Ld的第一端连接该电流源电路S1，上述数据线Ld的第二端连接该恒流电路S2。其中，电流源电路S1用于通过上述数据线Ld向该组像素电路中的像素电路P1、P2、……Pn中的任一个输出与该像素电路对应的电流；恒流电路S2用于提供从上述数据线Ld的第一端流向第二端的具有预设大小的电流。
图2是图1所示的电路结构在一种工作状态下的工作原理示意图。参见图2，对于像素电路P1、P2、……Pn中的任意一个像素电路Pm(1≤m≤n)，电流源电路S1可以通过数据线Ld向该像素电路Pm输出电流Im，而从数据线Ld的第一端流向第二端的电流I0是由恒流电路S2所提供的，因而大小被锁定为一预设的值。图2中，还示出了用于控制电流源电路S1向哪一像素电路输出电流的晶体管，晶体管的栅极与控制信号(如图2中的G1、Gm、Gn所示)相连，源极与漏极分别连接数据线和像素电路。具体地，当对应于某一像素电路的晶体管在栅极所接的控制信号的控制下开启时，电流源电路S1就可以通过数据线Ld向该像素电路输出对应的电流。当然，可以通过调整控制信号的设置使电流源电路S1依次向每一个像素电路输出对应的电流。应理解的是，采用晶体管实现这一控制仅是一种示例，采用其他具有类似功能的结构也同样可以实现这一控制，本发明对此不做限制。
同时，图2还以一端与数据线Ld相连的多个电容来表示数据线与阵列基板中其他结构之间的寄生电容。寄生电容的存在使得电流源电路S1所输出电流还要用于对该寄生电容进行充电。寄生电容越大、原本输出的电流越小，电流源电路S1对像素电路输出电流这一过程受到的影响也就越大。
图3是本发明一个实施例与现有技术在增强充电效率方面上的效果对比示意图。参见图3，对电流源电路S1分别输出的相对大小分别为6、1、4、8的四个电流(图3中的数字均表示电流的相对大小)，现有技术通常通过像素设计等手段成比率地来进行放大。比如在图3中，整体上放大为原来的1.5倍之后，四个电流的相对大小分别变为9、1.5、6、12。可以看出，虽然这种方式对于大部分电流具有一定的放大效果，但是由于原本较大的电流不能被无限制地放大，因而这一方式中放大比率不能设置得过大，使得该方式对于小电流几乎没有明显的放大效果。比如，图3中以虚线框标出的“1”和“1.5”，经过放大后的电流仍然很小，上述寄生电容所导致的问题依然存在。
相比之下，参见图2，本发明实施例通过恒流电路S2的设置，使得数据线上存在有具有预设大小的电流I0，因而数据线与其他结构之间存在的寄生电容可以主要通过电流I0来进行充电，所以本发明实施例可以减小寄生电容对电流Im的影响。例如在图3中，设I0的相对大小为4，那么数据线上的总电流的大小相当于Im与I0之和，也就从原来的6、1、4、8变为10、5、8、12，从而使得任意大小的Im在输出至像素电路Pm时，数据线上的电流I0+Im都足够大，不会受到数据线与其他结构之间的寄生电容的影响。
同时可以看出，增加的电流I0的大小在数量级上与一个像素电路的数据电流相当，即使整个阵列基板均采用这一设计所增加的功耗也仅相当于几行像素的功耗(约为零点几个毫瓦)，不会影响产品的整体功耗。
由此可见，本发明实施例通过在阵列基板中设置包括恒流电路的结构，使得为像素电路传输数据电流的数据线上存在一预设的恒定背景电流，从而可以减小数据线上的寄生电容对灰阶值写入过程的影响，因此可以解决小电流的灰阶值写入过程容易受到寄生电容很大影响的问题。进一步地，本发明实施例可以在现有方案上的基础上通过简单的结构添加或改造来实现，同时增加的功耗可以仅相当于几行像素的功耗(约为零点几个毫瓦)，不会影响产品的整体功耗和成本。
为了更清楚地说明本发明的可选实施方式，下面具体给出几种恒流电路的具体电路结构示例。
图4是本发明一个实施例中一种恒流电路和一种像素电路的电路结构示意图。参见图4，上述恒流电路S2包括第一电容C0和第一晶体管T0，第一电容的第一端与上述数据线Ld的第二端相连，第一晶体管T0的栅极与第一电容C0的第二端相连，源极和漏极中的一个连接第一电容C0的第一端，另一个连接参考电压线Vref。
应理解的是，上述晶体管可以是N型或者P型的晶体管，本领域技术人员可以根据具体的晶体管类型选择源极和漏极的连接方式，本发明对此不做限制。举例来说，该第一晶体管T0可以是N型的薄膜晶体管(Thin Film Transistor，TFT)，从而与数据线Ld相连的电极为第一晶体管T0的源极，与参考电压线Vref相连的是第一晶体管T0的漏极。还应理解的是，参考电压线Vref用于为恒流电路S2提供预设的电压线。具体地，上述参考电压线Vref可以用于向上述第一晶体管T0的源极或漏极提供预定的参考电压，以使上述第一晶体管工作在饱和区内。当然，上述参考电压线Vref的设置可以由其他具有同等功能的电路结构所代替，本发明对此不做限制。
基于该电路结构，恒流电路S2中的第一晶体管T0的栅源电压被第一电容C0锁定，而上述参考电压线Vref可以在合适的设置下使第一晶体管T0工作在饱和区，从而由数据线Ld流向参考电压线Vref的电流就会被第一晶体管T0锁定在一个足够小的数值范围内，整个恒流电路S2相当于提供了一个从所述数据线Ld的第一端流向第二端的具有预设大小的电流。
可以看出，这种形式下的恒流电路S2具有极为简单的电路结构，可以在现有的阵列基板的周边电路内通过现有工艺进行制作，不会占用过多的空间，并有利于成本的降低。
另一方面，为叙述方便，图4还示出了一种像素电路的电路结构图。参见图4，上述像素电路Pm在此处具体包括第二电容C1、发光器件D1、第九晶体管T11、第十晶体管T12、第十一晶体管T13和第十二晶体管T14，其中：
发光器件D1的第二端连接第五偏置电压线VSS；
第九晶体管T11的栅极与扫描信号线Gm相连，源极与漏极中的一个连接上述数据线Ld，另一个连接第二电容C1的第一端；
第十晶体管T12的栅极与开关信号线Em相连，源极与漏极中的一个连接第四偏置电压线VDD，另一个连接第二电容C1的第一端；
第十一晶体管T13的栅极与扫描信号线Gm相连，源极与漏极中的一个连接初始电压信号线Vint，另一个连接第二电容C1的第二端；
第十二晶体管T14的栅极与第二电容C1的第二端相连，源极与漏极中的一个连接第二电容C1的第一端，另一个连接发光器件D1的第一端。
需要说明的是，发光器件D1可以为发光二极管的一种，例如有机发光二极管OLED。在具体为OLED时，发光器件D1的发光强度主要与经过其两端的电流有关。
图5是图4所示像素电路的电路时序图。参见图4和图5，在阶段I中，扫描信号线Gm上信号的作用下T11与T13开启，电流源电路S1输出的电流Im经过T11的源漏极到达第二电容C1的第一端，第二电容C1第二端的电压被置为Vint，使得T14的栅源电压被保存在第二电容C1中。阶段II中，开关信号线Em上信号的作用下T12开启，T11、T13被关闭，VDD与VSS之间可以形成电流。而此时的T14的栅源电压已经被第二电容C1锁定，因而可以为发光器件D1提供稳定的电流(大小与Im和Vint有关)，使D1在电流的作用下发光。可以看出，电流Im的大小决定了最终驱动D1发光的电流的大小，而如果受到数据线Ld上寄生电容的影响则有可能使C1两端的电压发生偏移，影响阶段II中D1的发光。但由于与数据线Ld第二端相连的恒流电路S2可以提供一数据线Ld上的背景电流I0，因而可以减小数据线Ld上的寄生电容对C1两端电压产生的影响。
应理解的是，图4中示出的像素电路的结构仅是一种示例，本领域技术人员可以参照现有技术以其他的方式实现发光器件D1的发光驱动，本发明对此不做限制。但是可以推知的是，用于控制电流Im流入的扫描信号线Gm(在其他像素电路中为G1、G2、……、Gn)以及用于控制VDD接入的开关信号线Em(在其他像素电路中为E1、E2、……、En)是多数像素电路都需要设置的结构。基于此，可以结合像素电路的电路时序来实现恒流电路S2的控制。
图6是本发明又一实施例中一种恒流电路的电路结构示意图。参见图6，在图4所示的恒流电路S2的电路结构的基础上，图6中所示的恒流电路S2在上述第一电容C0的第一端与上述数据线Ld的第二端之间还包括第二晶体管T0a，并在上述参考电压线Vref与上述第一晶体管T0的源极或漏极之间还包括第三晶体管T0b。具体地，第二晶体管T0a与第三晶体管T0b的栅极连接第一控制信号线(作为示例，图6中具体为与对应于像素电路Pn的开关信号线En相连的控制信号线)；上述第二晶体管T0a的源极和漏极中的一个连接上述数据线Ld的第二端，另一个连接上述第一电容C0的第一端；上述第三晶体管T0b的源极和漏极中的一个连接第一晶体管T0的源极或漏极，另一个连接参考电压线Vref。基于上述，第一控制信号线上的信号可以控制T0a与T0b的同时开启或同时关闭，从而可以控制恒流电路S2在工作状态和不工作状态之间进行切换。
进一步地，图6所示的恒流电路S2还包括第四晶体管T4和第五晶体管T5，其中：第四晶体管T4与第五晶体管T5的栅极连接第二控制信号线(作为示例，图6中具体为与对应于像素电路Pn的扫描信号线Gn相连的控制信号线)；第四晶体管T4的源极和漏极中的一个连接上述第一电容C0的第一端，另一个连接第一偏置电压线V1；第五晶体管的源极和漏极中的一个连接上述第一电容C0的第二端，另一个连接第二偏置电压线V2。可以看出，在第二控制信号线上的信号使得T4和T5开启、第一控制信号线上的信号使得T0a和T0b关闭时，C0两端的电压会分别为置为V1和V2。从而基于上述结构，可以利用V1和V2的设置实现对C0两端电压的控制，进而实现对由恒流电路S2所固定的电流I0的控制。
更具体地，上述多组像素电路可以在上述阵列基板上排成多行与多列，并使得同一组像素电路位于同一列中。此时，每一像素电路还与扫描信号线相连，该像素电路用于在上述扫描信号线上的信号的控制下接收由上述电流源电路输出的电流；同时，每一上述像素电路还与开关信号线相连，该像素电路还用于在上述开关信号线上的信号的控制下为该像素电路中的发光器件提供偏置电压。基于此，阵列基板上的多行扫描信号线与多列数据线可以相互配合，实现像素电路的逐行扫描驱动。在此基础之上，上述第一控制信号线与对应于距离所述数据线的第二端最近的一行像素电路Pn的开关信号线En相连，上述第二控制信号线与对应于该行像素电路Pn的扫描信号线Gn相连，如图6所示。基于此，当最后一行像素电路Pn的扫描信号(该行扫描信号线Gn上的信号)到来时，可以按照上述过程设置C0两端的电压，并在本行像素电路Pn的开关信号(该行扫描信号线En上的信号)到来时，可以使T0a、T0b打开，T3、T4关闭，从而可以在下一帧画面时在数据线上形成由C0两端电压大小控制的背景电流，实现每一帧画面的背景电流重置。
图7是本发明另一实施例中一种恒流电路的电路结构示意图。参见图7，图7所示的恒流电路S2包括上述第一晶体管T0、第一电容C0、第二晶体管T0a和第三晶体管T0b的同时，还包括第六晶体管T6、第七晶体管T7、第八晶体管T8，其中：
第六晶体管T6与第七晶体管T7的栅极连接第三控制信号线(作为示例，图7中具体为与对应于像素电路Pn的扫描信号线Gn相连的控制信号线)，第六晶体管T6的源极和漏极中的一个连接于上述第一晶体管T0与第二晶体管T0a之间的连接点，另一个连接第三偏置电压线V3；第七晶体管T7的源极与漏极中的一个连接于上述第一晶体管T0与上述第三晶体管T0b之间的连接点，另一个连接上述第一电容C0的第二端；第八晶体管T8的栅极与第四控制信号线(作为示例，图7中具体为与对应于像素电路Pn-1的扫描信号线Gn-1相连的控制信号线)相连，源极与漏极中的一个连接上述第一电容C0的第二端，另一端连接上述参考电压线Vref。
另外，本发明实施例中第二晶体管T0a和第三晶体管T0b栅极所连接的第一控制信号线上的信号是与上述第三控制信号线上的信号、第四控制信号线上的信号有关的信号。具体地，图7中Et处的信号可以是Gn处信号与Gn-1处信号相加并反相后得到的信号。基于此，在Gn-1处信号到来的同时，Et处信号的作用下T0a与T0b关闭而T8开启，第一电容C0第二端以及第一晶体管T0栅极处的电位被置为Vref。然后在Gn处信号到来的同时，Et处信号的作用下T0a与T0b再次同时关闭，此时T6与T7开启，使得T0的源极或漏极中的一个连接V3处的电压，另一个则连接T0的栅极。从而，T0形成二极管连接方式，V3处电压会通过T0给第一电容C0的第二端进行充电，并写入第一晶体管T0的阈值电压。从而，第一电容C0第二端的电压携带了第一晶体管T0的阈值电压信息，因而在电流源电路S1向数据线Ld输出电流时，恒流电路S2所锁定的电流大小与T0的阈值电压无关，可以基于此方式实现对T0的阈值电压的补偿。
同样地，上述多组像素电路可以在上述阵列基板上排成多行与多列，并使得同一组像素电路位于同一列中。此时，每一像素电路还与扫描信号线相连，该像素电路用于在上述扫描信号线上的信号的控制下接收由上述电流源电路输出的电流；同时，每一上述像素电路还与开关信号线相连，该像素电路还用于在上述开关信号线上的信号的控制下为该像素电路中的发光器件提供偏置电压。基于此，阵列基板上的多行扫描信号线与多列数据线可以相互配合，实现像素电路的逐行扫描驱动。在此基础之上，上述第三控制信号线可以与对应于距离数据线Ld的第二端最近的一行像素电路Pn的扫描信号线Gn相连；上述第四控制信号线与对应于上一行像素电路Pn-1的扫描信号线Gn-1相连。基于此，每一列数据线都可以在一帧画面扫描的结束时重新采集并写入第一晶体管T0的阈值电压，并保障下一帧画面中恒流电路为每一列数据线所提供的电流均不受第一晶体管T0的阈值电压的影响。
基于同样的发明构思，本发明还提供了一种显示装置，包括上述任意一种阵列基板。需要说明的是，本实施例中的显示装置可以为：显示面板、电子纸、手机、平板电脑、电视机、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。举例来说，该显示装置可以是AMOLED(Active-Matrix Organic Light Emitting Diode，有源矩阵有机发光二极管)显示装置，并可以将有机发光二极管作为发光器件按照图4所示的像素电路结构进行设置。由于该显示装置包括上述任意一种阵列基板，因此可以解决同样的技术问题，达到类似的技术效果。
在本发明的描述中需要说明的是，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (9)

1.一种阵列基板，包括多组像素电路，其特征在于，所述阵列基板还包括：
分别与一组像素电路中的每一个所述像素电路相连的数据线；
与所述数据线的第一端相连的电流源电路，所述电流源电路用于通过所述数据线向该组像素电路中的任一所述像素电路输出与该像素电路对应的电流；
与所述数据线的第二端相连的恒流电路，所述恒流电路用于提供从所述数据线的第一端流向第二端的具有预设大小的电流，其中，所述恒流电路包括：第一端与所述数据线的第二端相连的第一电容；栅极与所述第一电容的第二端相连的第一晶体管，所述第一晶体管的源极和漏极中的一个连接所述第一电容的第一端，另一个连接参考电压线。
2.根据权利要求1所述的阵列基板，其特征在于，所述恒流电路在所述第一电容的第一端与所述数据线的第二端之间还包括第二晶体管；所述恒流电路在所述参考电压线与所述第一晶体管的源极或漏极之间还包括第三晶体管；
所述第二晶体管与所述第三晶体管的栅极连接第一控制信号线；所述第二晶体管的源极和漏极中的一个连接所述数据线的第二端，另一个连接所述第一电容的第一端；所述第三晶体管的源极和漏极中的一个连接所述第一晶体管的源极或漏极，另一个连接所述参考电压线。
3.根据权利要求2所述的阵列基板，其特征在于，所述恒流电路还包括：
第四晶体管，所述第四晶体管的源极和漏极中的一个连接所述第一电容的第一端，另一个连接第一偏置电压线；
第五晶体管，所述第五晶体管的源极和漏极中的一个连接所述第一电容的第二端，另一个连接第二偏置电压线；
所述第四晶体管与第五晶体管的栅极连接第二控制信号线。
4.根据权利要求3所述的阵列基板，其特征在于，所述多组像素电路在所述阵列基板排成多行与多列，同一组像素电路位于同一列中；每一所述像素电路还与扫描信号线相连，所述像素电路用于在所述扫描信号线上的信号的控制下接收由所述电流源电路输出的电流；每一所述像素电路还与开关信号线相连，所述像素电路还用于在所述开关信号线上的信号的控制下为该像素电路中的发 光器件提供偏置电压；
所述第一控制信号线与对应于距离所述数据线的第二端最近的一行像素电路的开关信号线相连，所述第二控制信号线与对应于该行像素电路的扫描信号线相连。
5.根据权利要求2所述的阵列基板，其特征在于，所述恒流电路还包括：
第六晶体管，所述第六晶体管的源极与漏极中的一个连接于所述第一晶体管与所述第二晶体管之间的连接点，另一个连接第三偏置电压线；
第七晶体管，所述第七晶体管的源极与漏极中的一个连接于所述第一晶体管与所述第三晶体管之间的连接点，另一个连接所述第一电容的第二端；
第八晶体管，所述第八晶体管的源极与漏极中的一个连接所述第一电容的第二端，另一端连接所述参考电压线；
所述第六晶体管与第七晶体管的栅极连接第三控制信号线，所述第八晶体管的栅极与第四控制信号线相连。
6.根据权利要求5所述的阵列基板，其特征在于，所述多组像素电路在所述阵列基板排成多行与多列，同一组像素电路位于同一列中；每一所述像素电路还与扫描信号线相连，所述像素电路用于在所述扫描信号线上的信号的控制下接收由所述电流源电路输出的电流；每一所述像素电路还与开关信号线相连，所述像素电路还用于在所述开关信号线上的信号的控制下为该像素电路中的发光器件提供偏置电压；
所述第三控制信号线与对应于距离所述数据线的第二端最近的一行像素电路的扫描信号线相连；所述第四控制信号线与对应于上一行像素电路的扫描信号线相连。
7.根据权利要求1至6中任意一项所述的阵列基板，其特征在于，所述参考电压线用于向所述第一晶体管的源极或漏极提供预定的参考电压，以使所述第一晶体管工作在饱和区内。
8.根据权利要求1至6中任意一项所述的阵列基板，其特征在于，所述像素电路包括：
第二电容；
发光器件，所述发光器件的第二端连接第五偏置电压线；
第九晶体管，所述第九晶体管的栅极与扫描信号线相连，源极与漏极中的一个连接所述数据线，另一个连接所述第二电容的第一端；
第十晶体管，所述第十晶体管的栅极与开关信号线相连，源极与漏极中的一个连接第四偏置电压线，另一个连接所述第二电容的第一端；
第十一晶体管，所述第十一晶体管的栅极与所述扫描信号线相连，源极与漏极中的一个连接初始电压信号线，另一个连接所述第二电容的第二端；
第十二晶体管，所述第十二晶体管的栅极与所述第二电容的第二端相连，源极与漏极中的一个连接所述第二电容的第一端，另一个连接所述发光器件的第一端。
9.一种显示装置，其特征在于，包括权利要求1至8中任意一项所述的阵列基板。
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