CN104955260A - 通信模块 - Google Patents
通信模块 Download PDFInfo
- Publication number
- CN104955260A CN104955260A CN201410806688.2A CN201410806688A CN104955260A CN 104955260 A CN104955260 A CN 104955260A CN 201410806688 A CN201410806688 A CN 201410806688A CN 104955260 A CN104955260 A CN 104955260A
- Authority
- CN
- China
- Prior art keywords
- circuit board
- layer
- parts
- conductor
- internal circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
- H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0237—High frequency adaptations
- H05K1/0242—Structural details of individual signal conductors, e.g. related to the skin effect
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
- H05K3/4608—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated comprising an electrically conductive base or core
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4697—Manufacturing multilayer circuits having cavities, e.g. for mounting components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
- H01L2224/251—Disposition
- H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3511—Warping
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0215—Grounding of printed circuits by connection to external grounding means
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Waveguides (AREA)
- Transceivers (AREA)
Abstract
本发明提供一种能够实现高安装密度和薄型化的部件内置电路板。部件内置电路板(100)包括作为形成有贯通孔(201)的导体层的芯层(200),在贯通孔(201)配置有部件(500)。在与芯层(200)相对的导体层(421)且在将贯通孔(201)在厚度方向上投影过来的区域,形成有用于传送高频信号的信号线(610),部件(500)包括在所述信号线(610)在厚度方向上投影过来的区域的至少一部分中形成的、发挥接地作用的接地导体(510)。
Description
技术领域
本发明涉及用于高频通信模块等的部件内置电路板。
背景技术
作为高频通信模块等中使用的部件内置电路板,现有技术中已知有一种是将绝缘体层和导体层层叠而成,包括厚度比其他的导体层的厚度大且发挥接地作用的导体层即金属制的芯层,在形成于该芯层的贯通孔中配置有双工器、滤波器等各种电子部件(专利文献1)。在该现有的部件内置电路板中,芯层位于电路板的内层,在芯层的两面侧层叠有绝缘体层和导体层。另外,在与芯层相对的导体层,形成有用于传送高频信号的信号线。该部件内置电路板具有如下优点:利用芯层来确保电路板的强度并且内置电子部件的屏蔽性高。
现有技术文献
专利文献
专利文献1:日本专利第5420104号
发明内容
发明想要解决的技术问题
在上述现有技术的部件内置电路板中,规定上述导体层的信号线的特性阻抗的参数之一有该信号线与发挥接地作用的芯层的距离。因此,信号线的特性阻抗的值在与芯层相对的部位和与不存在芯层的部位即芯层的贯通孔相对的部位是大不相同的。因此,在设计电路板时,设计成使得信号线不配置于将形成于芯层的贯通孔在电路板的厚度方向上投影过来的区域,即绕过贯通孔的投影区域。但是,在这种设计思想下,存在如下问题,即部件配置、图案制作受到限制,很难提高安装密度,而且设计的自由度低。
另一方面,为了解决这种问题,可以考虑在形成有信号线的导体层与芯层之间,设置被称作接地层(整面接地)的形成有大面积的接地导体的导体层。然而,该方法导致层数增加,难以实现部件内置电路板的薄型化。
本发明是鉴于上述问题而作出的,其目的在于,提供一种能够实现高的安装密度和薄型化的部件内置电路板。
用于解决问题的技术方案
为了实现上述目的,本发明的部件内置电路板,包括:由导体层和绝缘体层层叠而成的电路板;和埋设于该电路板内的部件,上述电路板包括芯层,该芯层为厚度比其他的导体层的厚度大且发挥接地作用的导体层,上述部件配置在形成于芯层的贯通孔内,在与上述芯层相对的导体层的上述贯通孔在厚度方向上的投影区域中,形成有传送高频信号的信号线,上述部件包括在上述信号线在厚度方向上投影过来的区域的至少一部分中形成的、发挥接地作用的接地导体。
根据本发明,即使信号线是在与不存在芯层的部位即芯层的贯通孔相对的部位,也能够利用配置在该贯通孔内的部件所包含的接地导体,实现规定的特定阻抗。由此,在设计电路板时,不必限制为使信号线不配置于将形成于芯层的贯通孔在电路板的厚度方向上的投影区域。因此,能够提高安装密度,并且能提高设计自由度。
作为本发明的优选方式的一例,可列举具有如下特征的结构:上述信号线在将上述部件的接地导体在厚度方向上投影过来的区域中的线宽比在与芯层相对的区域中的线宽大。由此,能够使信号线的特性阻抗在与芯层相对的部位和与不存在芯层的部位即芯层的贯通孔相对的部位接近。由此提高作为传送路的频率特性。
在本发明中,作为内置部件,能够使用各种部件。例如可以列举具有如下特征的结构:上述部件包括基板和覆盖该基板的全部或一部分且作为上述接地导体发挥作用的金属体。另外,例如可以列举具有如下特征的结构:上述部件包括基板,在该基板的表层或内层形成有上述接地导体。另外,例如可以列举具有如下特征的结构:上述部件包括将作为上述接地导体发挥作用的导体层和绝缘体层层叠而形成的电路板。另外,例如可以列举具有如下特征的结构:上述部件包括半导体元件,在该半导体元件的表面形成有上述接地导体。
发明效果
如上所说明的,本发明的部件内置电路板在设计电路板时,不必限制为使信号线不配置于将形成于芯层的贯通孔在电路板的厚度方向上的投影区域,因此,能够提高安装密度,并且能提高设计自由度。
附图说明
图1是第一实施方式的部件内置电路板的外观立体图。
图2是图1的X轴方向的截面图。
图3是图1的Y轴方向的截面图。
图4是说明信号线与接地导体等的关系的平面图。
图5是说明信号线与接地导体等的关系的其他例的平面图。
图6是说明信号线与接地导体等的关系的其他例的平面图。
图7是说明信号线与接地导体等的关系的其他例的平面图。
图8是说明信号线与接地导体等的关系的其他例的平面图。
图9是说明信号线与接地导体等的关系的其他例的平面图。
图10是用于说明第二实施方式的部件内置电路板的信号线与接地导体等的关系的平面图。
图11是第三实施方式的部件内置电路板的截面图。
图12是第四实施方式的部件内置电路板的截面图。
图13是第五实施方式的部件内置电路板的截面图。
图14是第五实施方式的其他例的部件内置电路板的截面图。
图15是说明比较例1的图。
图16是说明比较例2的图。
图17是说明实施例1的图。
图18是说明实施例2和3的图。
图19是比较例和实施例的特性阻抗的模拟结果。
具体实施方式
(第一实施方式)
参照附图,对本发明的第一实施方式的部件内置电路板进行说明。图1是部件内置电路板的外观立体图,图2是图1的X轴方向的截面图,图3是图1的Y轴方向的截面图。
在本实施方式中,对如下的结构进行说明:在部件内置电路板的一个主面上安装各种电子部件,并设置密封部件,使其在该主面的整个面上覆盖上述电子部件,由此作为电路模块安装在主电路板上使用。另外,在本实施方式中,对用于集成有包括手机通信在内的各种通信功能的通信模块的部件内置电路板进行说明。
部件内置电路板100是将导体层和绝缘体层层叠而成的多层电路板。部件内置电路板100如图1所示,包括作为导电性良好且比较厚的金属制的导体层的芯层200、形成在芯层200的一个主面(上表面)侧的层叠体层300、和形成在芯层200的另一个主面(下表面)侧的层叠体层400。层叠体层300和层叠体层400通过增层法(build-up method)形成在芯层200的两主面。
层叠体层300、400如图2和图3所示,分别包括多个(本实施方式中为两个)绝缘体层311~312、411~412和导体层321~322、421~422。绝缘体层311、411与芯层200的主面相邻。导体层321、421分别与层叠体层300、400的内层对应,并且是与芯层200的主面相对的导体层。另外,导体层322、422与露出于部件内置电路板100的一个主面的表层对应。在导体层322形成有用于传送高频信号的电路图案、用于安装各种部件的焊盘、检查用的焊垫等。另外,在导体层422形成有用于与主电路板连接的端子电极、用于安装各种电子部件的焊盘等。导体层间的连接利用公知的导通孔或通孔。
在芯层200形成有部件收纳用的贯通孔201。在该贯通孔201,配置有后述的部件500。因此,芯层200优选其厚度大于内置的部件500的高度且弯曲强度大。另外,芯层200由导电性材料构成,施加有电基准电位(接地)。因此,能够将芯层200理解为部件内置电路板100的导体层之一。在本实施方式中,由金属板,更详细而言,由铜制或铜合金制的金属板形成芯层200。在贯通孔201内且与内置部件500之间的间隙,填充有树脂等的绝缘体。
在层叠体层300、400的内层的导体层321、421,形成有用于传送高频信号的信号线610、和发挥接地作用的接地导体620。接地导体620经由导通孔与芯层200、和导体层322、422的接地导体连接。
本发明的第一特征在于导体层321、421中的信号线610的配线图案。具体而言,在导体层321、421中的将芯层200的贯通孔201在部件内置电路板100的厚度方向上投影过来的区域,形成有信号线610的至少一部分。在本实施方式中,如图2和图3所示,将这样的信号线610形成于位于安装到主电路板的安装侧的作为层叠体层400的内侧的绝缘体层411。
另外,本发明的第二特征在于,配置在贯通孔201内的部件500包括发挥接地作用的接地导体510,且该接地导体形成于将信号线610在厚度方向上投影过来的区域的至少一部分或全部。在本实施方式中,作为部件500,使用了电路板500,而不是例如滤波元件、IC(IntegratedCircuit:集成电路)等电子部件。作为该电路板500,既可以是内置有电容器、电感器、电阻等各种电子部件的部件内置电路板,也可以是仅形成有配线的印刷配线板等。另外,作为部件内置电路板的形态,也能够使用各种电路板。例如有:由低温共烧陶瓷(LTCC)形成的部件内置电路板、通过被称作IPD(Integrated Passive Device:集成无源器件)的技术形成的部件内置电路板、通过将电子部件埋入树脂基板的方法形成的部件内置电路板等。
如本实施方式那样具有厚度大于其他导体层的厚度的芯层200的部件内置电路板100中,基板内部的可配线面积比不具有同体积的芯层的电路板小。但是,在本实施方式中,通过在芯层200的贯通孔201中埋设作为内置部件的其他的电路板500,由此具有可配线面积增大,设计自由度提高的优点。特别地,作为内置部件的电路板500能够通过与部件内置电路板100不同的工艺制造,而且密封在贯通孔201内,所以作为电路板500能够使用高密度、高精度的部件。由此整体能够实现更高的安装密度。
如上所述,在本实施方式中,特征在于,在作为内置部件的电路板500形成有接地导体510的层。该接地导体510经由电路板500内的导通孔等与电路板500的正面或侧面的端子电极520连接,进而经由部件内置电路板100的导通孔等,最终在部件内置电路板100中与被施加接地电位的部位连接。在本实施方式中,接地导体510经由接地导体620与芯层200电连接。
接着,参照图4,对信号线610、贯通孔201、作为内置部件的电路板500和该电路板500的接地导体510的关系进行说明。图4是从部件内置电路板100的底面侧看到形成有信号线610的绝缘体层411的平面图。如图4所示,信号线610形成为横穿矩形的贯通孔201。信号线610的宽度一定(固定)。部件500与贯通孔201的内壁隔开规定的距离配置。部件500的接地导体510形成为比部件500的外形稍小的矩形。
根据本实施方式的部件内置电路板100,在贯通孔201的投影区域中,通过在作为内置部件的电路板500内形成的接地导体510,信号线610能够容易地获得期望的特性阻抗。由此,在设计部件内置电路板100时,不必限制为将形成于芯层200的贯通孔201在部件内置电路板100的厚度方向投影过来的区域中不配置信号线610。因此,能够提高安装密度,并且能提高设计自由度。
另外,也可以如图5所示,信号线610至少在电路板500的接地导体510的投影区域中的线宽比在其他区域的线宽大,具体而言比与芯层200相对的区域中的线宽大。由此,能够缩小在与芯层200相对的区域中的特性阻抗和与贯通孔201相对的区域中的特性阻抗之差。另外,没有必要使信号线610的线宽大的部位的端部与接地导体510的端部严格一致。即,只要能够在期望的电路特性方面在足够的范围内获得特性阻抗,允许有少许偏差。具体而言,信号线610的线宽大的部位的端部既可以例如像图6所示那样比接地导体510的端部靠内侧,也可以例如像图7所示那样比接地导体510的端部靠外侧。另外,信号线610的线宽大的部位的端部位置可以不是以接地导体510的端部为基准,而是如图8所示以电路板500的端部为基准,也可以如图9所示以贯通孔201的端部为基准。在这些情况下,信号线610的线宽大的部位的端部也不必与电路板500或贯通孔201的端部严格一致。即,只要能够在期望的电路特性方面在足够的范围内获得特性阻抗,允许有少许偏差。
(第二实施方式)
接着,参照附图,对本发明的第二实施方式进行说明。在上述第一实施方式的部件内置电路板100中,只有相对于芯层200在一侧的导体层421形成的信号线610形成为横穿贯通孔201的投影区域。在本实施方式的部件内置电路板110中,如图10所示,相对于芯层200在另一侧的导体层321形成的信号线630也形成为横穿贯通孔201的投影区域。此处,在厚度方向透过部件内置电路板110来看的情况下,信号线610与信号线630交叉,且至少在信号线610与信号线630的交叉部,插设有作为内置部件的电路板500的接地导体510。
在这种部件内置电路板110中,在信号线610与信号线630之间存在作为内置部件的电路板500的接地导体510,所以能够抑制信号线间的干扰,即串扰。其他的作用效果与第一实施方式相同。另外,本实施方式中当然也能够应用与上述第一实施方式同样的变形。
(第三实施方式)
参照图11,对本发明的第三实施方式的部件内置电路板进行说明。图11是第三实施方式的部件内置电路板的截面图。
本实施方式与上述各实施方式不同之处在于作为内置部件的电路板500的结构。其他结构与上述各实施方式相同。在本实施方式的部件内置电路板120中,如图11所示,电路板500的接地导体511形成在该电路板500的表层。该接地导体511经由公知的导通孔与导体层421的接地导体620连接。另外,该接地导体620如上所述那样经由公知的导通孔与芯层200连接。
这种部件内置电路板120的作用效果与上述各实施方式相同。另外,本实施方式当然也能够应用与上述各实施方式同样的变形。
(第四实施方式)
参照图12,对本发明的第四实施方式的部件内置电路板进行说明。图12是第四实施方式的部件内置电路板的截面图。
本实施方式与上述各实施方式不同之处在于内置部件500的种类。其他的结构与上述各实施方式相同。本实施方式的部件内置电路板130中,如图12所示,作为内置部件500采用了包括基板530、和覆盖该基板530的全部或一部分且作为接地导体发挥作用的金属制的盖体即壳体540的结构。作为这种内置部件500的例子,可以列举表面弹性波(SAW:Surface Acoustic Wave)滤波器、体弹性波(BAW:BulkAcoustic Wave)滤波器等滤波元件、具有多个这些滤波元件的双工器、三工器、四工器等无源部件。在本实施方式中,作为内置部件500,使用了具有发送用滤波器551和接收用滤波器552的双工器。在该双工器500的底面形成有接地电极560。接地电极560经由双工器500的基板530内的导通孔与上述壳体540连接。另外,接地电极560经由公知的导通孔与导体层421的接地导体620连接。进而该接地导体620如上所述经由公知的导通孔与芯层200连接。本实施方式的部件内置电路板130中,在导体层321的与壳体540相对的区域,形成有信号线610。
这种部件内置电路板130的作用效果与上述各实施方式相同。另外,本实施方式当然也能够应用与上述各实施方式同样的变形。
(第五实施方式)
参照图13,对本发明的第五实施方式的部件内置电路板进行说明。图13是第五实施方式的部件内置电路板的截面图。
本实施方式与上述各实施方式不同之处在于内置部件500的种类。其他的结构与上述各实施方式相同。本实施方式的部件内置电路板140中,作为内置部件500使用了作为有源部件的IC(Integrated Circuit:集成电路)。该IC500在一个主面(上表面)形成有接地层580,在另一主面(底面)形成有端子电极。IC500的封装方式能够采用各种方式。例如可以列举,BGA(Ball Grid Array:球栅阵列)、CSP(Chip SizePackage:芯片尺寸封装)、WL-CSP(Wafer Level-Chip Size Package:晶片级芯片尺寸封装)等。在本实施方式中,采用了WL-CSP。IC500如图13所示,作为支承基板,在半导体(裸片)570的表面形成有接地层580。接地层580经由公知的导通孔与形成在导体层321的接地导体620连接。进而接地导体620如上所述那样经由公知的导通孔与芯层200连接。另一方面。半导体570的端子经由连接结构体571引出到IC500的底面的端子电极572。本实施方式的部件内置电路板140中,在与IC500的接地层580相对的区域形成有信号线610。
这种部件内置电路板140的作用效果与上述各实施方式相同。另外,本实施方式当然也能够应用与上述各实施方式同样的变形。
另外,在本实施方式中,IC500的接地层580经由导通孔与形成在与该接地层580相对的导体层321的接地导体620连接。另一方面,如图14所示,只要接地层580经由半导体570内的导通孔与IC500内的接地导体连接,那么也可以将IC500的接地端子573和形成在导体层421的接地导体620经由周知的导通孔连接。
以上,对本发明的第一实施方式~第五实施方式进行了详细说明,但本发明不限于此。例如在上述实施方式中,在形成于芯层200的贯通孔201内仅配置有一个部件500,但也可以在贯通孔201内配置多个部件500。
另外,在上述各实施方式中,对作为电路模块使用的部件内置电路板进行了说明,但本发明也能够应用于其他的用途。
[实施例]
参照附图,对本发明的实施例进行说明。此处,为了验证本发明的效果,对下述的模型进行了模拟。首先,对比较例进行说明。比较例1的电路板900如图15所示,通过将厚度为340μm的芯层910和厚度为25μm的绝缘体层920层叠而构成。在绝缘体层920的上表面,在直线上形成有宽度45μm的信号线930。比较例2的电路板900如图16所示,在上述比较例1的芯层910形成有贯通孔911,在该贯通孔911内配置有不具有屏蔽导体的部件950。
如图17所示,实施例1相对于上述比较例2而言,在部件950的表面的至少信号线930的投影区域形成有屏蔽导体951。该屏蔽导体951的宽度设为200μm。实施例1的信号线930的宽度与各比较例相同地设为45μm。
如图18所示,实施例2和实施例3相对于上述实施例1而言,使信号线930的宽度在与贯通孔911相对的区域中比其他区域粗。与贯通孔911相对的区域的信号线903的宽度在实施例2中为100μm,在实施例3中为120μm。不与贯通孔911相对的区域的信号线903的宽度与上述实施例1相同地设为45μm。另外,需要注意的是,图16~图18中为了说明变简单,是透过绝缘体层920而记载的。
在这样的环境下,针对各比较例和各实施例,在100MHz~6GHz的范围通过模拟求出信号线930的特性阻抗。图19表示模拟结果。从图19显而易见,本发明的实施例1~3的特性阻抗比各比较例低且稳定。可知,尤其是实施例2和实施例3的特性阻抗比实施例1更低且稳定。这意味着,为了得到期望的特性阻抗,本发明的实施例1~3相比于各比较例能够使绝缘体层920变薄。因此可知,本发明中,在具有形成有贯通孔911的芯层910的电路板900中,能够在与贯通孔901相对的区域也形成信号线930,因此能够提高安装密度,而且还能够将电路板900的厚度抑制得较小。
附图标记说明
100、110、120、130、140······部件内置电路板、200······芯层、201······贯通孔、300、400······层叠体层、311、312、411、412······绝缘体层、321、322、421、422······导体层、500······部件、510······接地导体、610······信号线。
Claims (6)
1.一种部件内置电路板,其特征在于,包括:
将导体层和绝缘体层层叠而成的电路板;和
埋设于该电路板内的部件,
所述电路板包括芯层,该芯层为厚度比其他的导体层的厚度大且发挥接地作用的导体层,所述部件配置在形成于芯层的贯通孔内,
在与所述芯层相对的导体层的所述贯通孔在厚度方向上的投影区域中,形成有传送高频信号的信号线,
所述部件包括在所述信号线在厚度方向上投影过来的区域的至少一部分中形成的、发挥接地作用的接地导体。
2.如权利要求1所述的部件内置电路板,其特征在于:
所述信号线在将所述部件的接地导体在厚度方向上投影过来的区域中的线宽比在与芯层相对的区域中的线宽大。
3.如权利要求1或2所述的部件内置电路板,其特征在于:
所述部件包括基板和覆盖该基板的全部或一部分且作为所述接地导体发挥作用的金属体。
4.如权利要求1或2所述的部件内置电路板,其特征在于:
所述部件包括基板,
在该基板的表层或内层形成有所述接地导体。
5.如权利要求1或2所述的部件内置电路板,其特征在于:
所述部件包括将作为所述接地导体发挥作用的导体层和绝缘体层层叠而形成的电路板。
6.如权利要求1或2所述的部件内置电路板,其特征在于:
所述部件包括半导体元件,
在该半导体元件的表面形成有所述接地导体。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014063845A JP5750528B1 (ja) | 2014-03-26 | 2014-03-26 | 部品内蔵回路基板 |
JP2014-063845 | 2014-03-26 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN104955260A true CN104955260A (zh) | 2015-09-30 |
CN104955260B CN104955260B (zh) | 2018-02-23 |
Family
ID=53638010
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201410806688.2A Expired - Fee Related CN104955260B (zh) | 2014-03-26 | 2014-12-22 | 部件内置电路板 |
Country Status (3)
Country | Link |
---|---|
US (1) | US9713259B2 (zh) |
JP (1) | JP5750528B1 (zh) |
CN (1) | CN104955260B (zh) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106356351B (zh) * | 2015-07-15 | 2019-02-01 | 凤凰先驱股份有限公司 | 基板结构及其制作方法 |
JP6561745B2 (ja) | 2015-10-02 | 2019-08-21 | 株式会社村田製作所 | インダクタ部品、パッケージ部品およびスィッチングレギュレータ |
US10950550B2 (en) * | 2015-12-22 | 2021-03-16 | Intel Corporation | Semiconductor package with through bridge die connections |
WO2017179583A1 (ja) * | 2016-04-14 | 2017-10-19 | 株式会社村田製作所 | 複合部品内蔵回路基板、及び、複合部品 |
JP2018006450A (ja) * | 2016-06-29 | 2018-01-11 | 新光電気工業株式会社 | 電子部品内蔵基板及びその製造方法と電子部品装置 |
DE102017209366A1 (de) * | 2017-06-02 | 2018-12-06 | Conti Temic Microelectronic Gmbh | Elektrische Komponente und Verfahren zu deren Herstellung |
US11335614B2 (en) | 2017-10-26 | 2022-05-17 | Tdk Corporation | Electric component embedded structure |
JP6780741B2 (ja) * | 2019-05-31 | 2020-11-04 | 株式会社村田製作所 | インダクタ部品、パッケージ部品およびスィッチングレギュレータ |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1691871A (zh) * | 2004-04-26 | 2005-11-02 | 太阳诱电株式会社 | 元件内置型多层基板 |
US8483104B1 (en) * | 2012-08-16 | 2013-07-09 | Taiyo Yuden Co., Ltd. | High-frequency circuit module |
WO2013103075A1 (ja) * | 2012-01-06 | 2013-07-11 | 株式会社村田製作所 | 高周波信号線路及び電子機器 |
JP5420104B1 (ja) * | 2013-08-29 | 2014-02-19 | 太陽誘電株式会社 | 高周波回路モジュール |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8130507B2 (en) * | 2008-03-24 | 2012-03-06 | Ngk Spark Plug Co., Ltd. | Component built-in wiring board |
JP5354394B2 (ja) * | 2011-03-30 | 2013-11-27 | Tdk株式会社 | 部品内蔵基板及びその製造方法 |
US20140153204A1 (en) * | 2012-11-30 | 2014-06-05 | Samsung Electro-Mechanics Co., Ltd. | Electronic component embedded printing circuit board and method for manufacturing the same |
-
2014
- 2014-03-26 JP JP2014063845A patent/JP5750528B1/ja not_active Expired - Fee Related
- 2014-10-10 US US14/511,984 patent/US9713259B2/en active Active
- 2014-12-22 CN CN201410806688.2A patent/CN104955260B/zh not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1691871A (zh) * | 2004-04-26 | 2005-11-02 | 太阳诱电株式会社 | 元件内置型多层基板 |
WO2013103075A1 (ja) * | 2012-01-06 | 2013-07-11 | 株式会社村田製作所 | 高周波信号線路及び電子機器 |
US8483104B1 (en) * | 2012-08-16 | 2013-07-09 | Taiyo Yuden Co., Ltd. | High-frequency circuit module |
JP5420104B1 (ja) * | 2013-08-29 | 2014-02-19 | 太陽誘電株式会社 | 高周波回路モジュール |
Also Published As
Publication number | Publication date |
---|---|
JP5750528B1 (ja) | 2015-07-22 |
US20150282328A1 (en) | 2015-10-01 |
JP2015185812A (ja) | 2015-10-22 |
CN104955260B (zh) | 2018-02-23 |
US9713259B2 (en) | 2017-07-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN104955260A (zh) | 通信模块 | |
US7649499B2 (en) | High-frequency module | |
CN108701681B (zh) | 屏蔽emi的集成电路封装和及其制造方法 | |
US9362209B1 (en) | Shielding technique for semiconductor package including metal lid | |
WO2019098316A1 (ja) | 高周波モジュール | |
CN105074917A (zh) | 用于射频多芯片集成电路封装的电磁干扰外壳 | |
KR101983142B1 (ko) | 반도체 패키지 | |
US20060214278A1 (en) | Shield and semiconductor die assembly | |
CN104347540A (zh) | 电路模块以及电路模块的制造方法 | |
WO2018101381A1 (ja) | 高周波モジュール | |
JP6973667B2 (ja) | 回路基板及び電子機器 | |
CN103617991A (zh) | 半导体封装电磁屏蔽结构及制作方法 | |
JP2006511071A (ja) | 表面実装を伴うマイクロ波パッケージ、および多層回路を備えた対応する実装体 | |
JP2016502262A (ja) | 電子装置及びランド・グリッド・アレイモジュール | |
KR101648113B1 (ko) | 반도체 장치 | |
KR100851683B1 (ko) | 전자파간섭으로 방해받는 전자 장치들의 전자 컴포넌트들 및/또는 회로들 차폐 | |
US8546921B2 (en) | Hybrid multilayer substrate | |
KR100427111B1 (ko) | 에너지 조절 회로 조립체 | |
JP2020025076A (ja) | モジュール | |
KR101741648B1 (ko) | 전자파 차폐 수단을 갖는 반도체 패키지 및 그 제조 방법 | |
KR101053296B1 (ko) | 전자파 차폐 기능을 갖는 전자 장치 | |
US10172230B1 (en) | Surface mount technology device | |
CN111081696A (zh) | 半导体封装和制造半导体封装的方法 | |
JP7131624B2 (ja) | モジュール | |
JP5516131B2 (ja) | 接続部品、電子機器及び板部材 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant | ||
CF01 | Termination of patent right due to non-payment of annual fee | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20180223 Termination date: 20211222 |