CN104934484A - 双向tvs器件结构及其制作方法 - Google Patents

双向tvs器件结构及其制作方法 Download PDF

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Abstract

本发明提供了一种双向TVS器件结构及其制作方法,在凹槽内淀积第一氧化硅层、氮氧化硅层以及第二氧化硅层进行填充保护,避免传统的磷硅玻璃作填充时产生的厚度不均匀、空洞、易脱落等问题,其中第一氧化硅层和第二氧化硅层与其他膜层具有良好的粘附性,氮氧化硅层不易吸潮,有利于提高双向TVS器件的可靠性。

Description

双向TVS器件结构及其制作方法
技术领域
本发明涉及集成电路制造技术领域,特别涉及一种双向TVS器件结构及其制作方法。
背景技术
目前双向TVS(Transient Voltage Suppressor,瞬态抑制二极管)器件结构在形成凹槽时,通常采用光刻胶作为湿法腐蚀硅的掩蔽层,但由于双向TVS器件结构的槽深较深(一般在40-60μm),这样硅腐蚀时间较长,在腐蚀过程中产生的热量容易造成光刻胶脱落,导致光刻胶失去了保护作用,难以形成理想的凹槽形貌。此外,传统的双向TVS器件结构中,凹槽内一般是填充磷硅玻璃作为保护介质层,但是这种结构受工艺的局限性,经常存在磷硅玻璃厚度不均匀、空洞、易脱落等问题,可靠性较差。
发明内容
本发明的目的之一在于解决现有的双向TVS器件结构凹槽形貌不佳的问题。
本发明的另一目的在于,解决磷硅玻璃作为保护介质层存在磷硅玻璃厚度不均匀、空洞、易脱落,导致器件可靠性较差的问题。
为解决上述技术问题,本发明提供一种双向TVS器件结构,包括:
硅衬底;
形成于所述硅衬底正面和背面的掺杂区,所述掺杂区与所述硅衬底的掺杂类型相反;
刻蚀所述硅衬底正面和背面形成的凹槽;
依次淀积于所述硅衬底正面和背面上的第一氧化硅层、氮氧化硅层以及第二氧化硅层,所述第一氧化硅层、氮氧化硅层以及第二氧化硅层覆盖所述凹槽的表面;
暴露所述硅衬底正面和背面的接触孔;以及
形成于所述接触孔中的正面金属层和背面金属层。
可选的,在所述的双向TVS器件结构中,还包括:
形成于所述硅衬底正面的正面氧化硅层;以及
形成于所述硅衬底背面的背面氧化硅层。
可选的,在所述的双向TVS器件结构中,所述正面氧化硅层和背面氧化硅层的厚度均在之间。所述第一氧化硅层和第二氧化硅层的厚度均在之间,所述氮氧化硅层的厚度在之间。所述凹槽的槽深在40~60μm之间。
本发明还提供一种双向TVS器件结构的制作方法,包括:
提供一硅衬底,并对所述硅衬底的正面和背面进行掺杂形成PN结;
刻蚀所述硅衬底的正面和背面形成预定深度的凹槽;
依次淀积第一氧化硅层、氮氧化硅层以及第二氧化硅层以覆盖所述硅衬底的正面和背面以及所述凹槽的表面;
依次刻蚀所述第一氧化硅层、氮氧化硅层以及第二氧化硅层形成暴露所述硅衬底正面和背面的接触孔;以及
在所述接触孔中形成正面金属层和背面金属层。
可选的,在所述的双向TVS器件结构的制作方法中,对所述硅衬底的正面和背面进行掺杂的过程包括预扩阶段以及再扩阶段,所述预扩阶段通入掺杂源,所述再扩阶段通入氧源以在所述硅衬底的正面形成正面氧化硅层,并在所述硅衬底的背面形成背面氧化硅层。
可选的,在所述的双向TVS器件结构的制作方法中,刻蚀所述硅衬底的正面和背面形成预定深度的凹槽之前,还包括:
在所述正面氧化硅层上形成正面氮化硅层,并在所述背面氧化硅层上形成背面氮化硅层;以及
对所述正面氮化硅层和背面氮化硅层进行选择性光刻和刻蚀工艺,再对所述正面氧化硅层和背面氧化硅层进行选择性刻蚀工艺,以形成暴露所述硅衬底正面和背面的窗口。
可选的,在所述的双向TVS器件结构的制作方法中,刻蚀所述硅衬底的正面和背面形成预定深度的凹槽之后,湿法去除所述正面氮化硅层和背面氮化硅层。
可选的,在所述的双向TVS器件结构的制作方法中,所述正面氧化硅层和背面氧化硅层的厚度均在之间。所述正面氮化硅层和背面氮化硅层的厚度均在之间。所述第一氧化硅层和第二氧化硅层的厚度均在之间,所述氮氧化硅层的厚度在之间。所述凹槽的槽深在40~60μm之间。
与现有技术相比,本发明具有以下优点:
1、本发明在凹槽内淀积第一氧化硅层、氮氧化硅层以及第二氧化硅层三层复合结构进行填充保护,避免传统的磷硅玻璃作填充时产生的厚度不均匀、空洞、易脱落等问题,其中第一氧化硅层和第二氧化硅层与其他膜层具有良好的粘附性,而氮氧化硅层不易吸潮,有利于提高双向TVS器件的可靠性,并且采用淀积工艺形成的三层复合结构厚度较为致密均匀,本发明制成的双向TVS器件结构,工艺可控性强,产品可靠性高;
2、本发明在硅衬底正面和背面淀积氮化硅层作为掩蔽层,这样在刻蚀硅衬底形成凹槽时,由于腐蚀硅的腐蚀液基本不腐蚀氮化硅,即可避免硅衬底正面和背面采用常规光刻胶做掩蔽时所产生的脱胶问题。
附图说明
图1~12是本发明一实施例的双向TVS器件结构制作过程中的器件剖面示意图;
图13是本发明一实施例的双向TVS器件结构制作过程的流程示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的双向TVS器件结构作进一步详细说明。根据下面说明和权利要求书,本发明的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。
如图12所示,并结合图1至图11,本发明提供一种双向TVS器件结构,包括:
硅衬底100;
形成于所述硅衬底100正面的正面掺杂区110a和形成于所述硅衬底100背面的背面掺杂区110b,所述正面掺杂区110a和背面掺杂区110b与所述硅衬底100的掺杂类型相反;
刻蚀所述硅衬底100的正面形成的正面凹槽100a和刻蚀所述硅衬底100的背面形成的背面凹槽100b;
依次淀积的第一氧化硅层、氮氧化硅层以及第二氧化硅层,所述第一氧化硅层、氮氧化硅层以及第二氧化硅层覆盖所述硅衬底100的正面和背面以及所述正面凹槽100a和背面凹槽100b的表面;
暴露所述硅衬底100正面的正面接触孔140a和暴露所述硅衬底100背面的背面接触孔140b;以及
形成于所述正面接触孔140a中的正面金属层150a和形成于所述背面接触孔140b中背面金属层150b。
本发明在正面凹槽100a和背面凹槽100b内淀积第一氧化硅层、氮氧化硅层以及第二氧化硅层(SiO2+SiON+SiO2三层复合结构)进行填充保护,可以避免传统的磷硅玻璃作填充时产生的厚度不均匀、空洞、易脱落等问题,其中第一氧化硅层和第二氧化硅层与其他膜层具有良好的粘附性,而氮氧化硅层不易吸潮,有利于提高双向TVS器件的可靠性,并且采用淀积工艺形成的三层复合结构厚度较为致密均匀。发明人实验发现,本发明制成的双向TVS器件结构,随硅衬底电阻率和结深的拉偏,该结构的电压范围可以做到6.0V-60V,工艺可控性强,产品可靠性高。
进一步的,本发明在形成正面凹槽100a和背面凹槽100b前,先在硅衬底100正面和背面同时淀积氮化硅(Si3N4)层作为掩蔽层,这样在刻蚀硅衬底100时,由于腐蚀硅的腐蚀液基本不腐蚀氮化硅可以避免硅衬底正面采用常规光刻胶做掩蔽时所产生的脱胶问题。
在形成所述氮化硅层之前,在所述硅衬底100的正面形成正面氧化硅层120a,在所述硅衬底100的背面形成背面氧化硅层120b,所述正面氧化硅层120a和背面氧化硅层120b用于改善后续形成的氮化硅层与硅衬底100之间的粘附性。
如图13所示,本发明的双向TVS器件结构的制作方法包括如下步骤:
S1:提供一硅衬底,并对所述硅衬底的正面和背面进行掺杂形成掺杂区,所述掺杂区与所述硅衬底的掺杂类型相反;
S2:刻蚀所述硅衬底的正面和背面形成预定深度的凹槽;
S3:依次淀积第一氧化硅层、氮氧化硅层以及第二氧化硅层以覆盖所述硅衬底的正面和背面以及所述凹槽的表面;
S4:依次刻蚀所述第一氧化硅层、氮氧化硅层以及第二氧化硅层形成暴露所述硅衬底正面和背面的接触孔;
S5:在所述接触孔中形成正面金属层和背面金属层。
以下结合图1至图12更详细的描述本发明的双向TVS器件结构的制作方法。
首先,如图1所示,提供一硅衬底100。本实施例中,所述硅衬底100为N+硅衬底。所述N+硅衬底的电阻率例如在0.005~0.2Ω.cm之间。
接着,如图2所示,对硅衬底100的正面和背面进行掺杂同时在其正面和背面形成掺杂区,所述硅衬底100的正面和背面的掺杂区110分别形成双向TVS器件的阴极和阳极。在此,将形成于硅衬底100正面的掺杂区称为正面掺杂区110a,将形成于硅衬底100背面的掺杂区称为背面掺杂区110b。本实施例中,对N+硅衬底掺杂P+杂质形成一定结深,一般在10-20μm。
较佳的,对硅衬底100的正面进行掺杂的过程包括预扩以及再扩两个阶段,预扩阶段通入P型掺杂源诸如三溴化硼,再扩阶段则通入氧源以在所述硅衬底100的正面和背面均形成一定厚度氧化硅层,在此将形成于硅衬底100正面亦即正面掺杂区110a表面的氧化硅层称为正面氧化硅层120a,将形成于硅衬底100背面亦即背面掺杂区110b表面的氧化硅层称为背面氧化硅层120b,所述正面氧化硅层120a和背面氧化硅层120用于改善后续形成的氮化硅层与硅衬底100之间的粘附性。所述正面氧化硅层120a和背面氧化硅层120b的厚度均在之间。
接着,如图3所示,在所述硅衬底100的正面和背面同时淀积氮化硅层,由于本实施例中硅衬底100的正面和背面皆形成了二氧化硅层,故而所述氮化硅层实际是覆盖于二氧化硅层之上,在此将形成于正面氧化硅层120a上的氮化硅层称为正面氮化硅层130a,将形成于背面氧化硅层120b上的氮化硅层称为背面氮化硅层130b。所述正面氮化硅层130a和背面氮化硅层130b的厚度均在之间。
接着,如图4所示,对所述硅衬底100正面和背面的氮化硅进行选择性光刻和刻蚀工艺,形成图形化的氮化硅层。
接着,如图5所示,以图形化的氮化硅层作掩膜,对所述硅衬底100正面和背面的氧化硅进行选择性刻蚀工艺,形成分别暴露所述硅衬底100正面和背面的窗口。
接着,如图6所示,以所述硅衬底100正面和背面的氧化硅和氮化硅层作掩膜,刻蚀所述硅衬底100的正面和背面形成凹槽。在此,将形成于硅衬底100正面的凹槽称为正面凹槽100a,将形成于硅衬底100背面的凹槽称为背面凹槽100b。所述正面凹槽100a和背面凹槽100b的槽深通常均在40~60μm之间。本发明在形成正面凹槽100a和背面凹槽100b前,先在硅衬底100正面和背面同时淀积氮化硅(Si3N4)层作为掩蔽层,这样在刻蚀硅衬底时,由于腐蚀硅的腐蚀液基本不腐蚀氮化硅,即可以避免硅衬底采用常规光刻胶做掩蔽时所产生的脱胶问题。
接着,如图7所示,利用湿法刻蚀工艺同时除去衬底100正面和背面的氮化硅层,所述湿法刻蚀工艺例如是采用热磷酸。
接着,如图8~10所示,在所述正面凹槽100a和背面凹槽100b内依次淀积第一氧化硅层、氮氧化硅层以及第二氧化硅层。其中,第一氧化硅层和第二氧化硅层的厚度例如在之间,氮氧化硅层的厚度例如在之间。通过在正面凹槽100a和背面凹槽100b内淀积SiO2+SiON+SiO2三层复合结构进行填充保护,可以避免传统的磷硅玻璃作填充时产生的厚度不均匀、空洞、易脱落等问题,第一氧化硅层和第二氧化硅层与其他膜层具有良好的粘附性,而氮氧化硅层不易吸潮,有利于提高双向TVS器件的可靠性,并且采用淀积工艺形成的三层复合结构厚度较为致密均匀。在此,将形成于硅衬底100正面的第一氧化硅层、氮氧化硅层以及第二氧化硅层称为正面第一氧化硅层141a、正面氮氧化硅层142a以及正面第二氧化硅层143a,将形成于硅衬底100背面的第一氧化硅层、氮氧化硅层以及第二氧化硅层称为背面第一氧化硅层141b、背面氮氧化硅层142b以及背面第二氧化硅层143b。
接着,如图11所示,刻蚀所述第一氧化硅层、氮氧化硅层以及第二氧化硅层形成接触孔。在此,将形成于硅衬底100正面的接触孔称为正面接触孔140a,将形成于硅衬底100背面的接触孔称为背面接触孔140b。
最后,如图12所示,在所述正面接触孔140a内形成正面金属层150a,在所述背面接触孔140b内形成背面金属层150b,所述正面金属层150a和背面金属层150b例如为镍,可通过化学镀等工艺形成。所述正面金属层150a还可延伸覆盖所述正面第二氧化硅层143a的部分区域,同理,所述背面金属层150b还可延伸覆盖所述背面第二氧化硅层143b的部分区域。
以上以硅衬底为N+衬底为例详细介绍了本发明的双向TVS器件结构及其制作方法,但应当说明,此结构的双向TVS还可以拓展到P型硅衬底100。上述描述仅是对本发明较佳实施例的描述,并非对本发明范围的任何限定,本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰,均属于权利要求书的保护范围。

Claims (13)

1.一种双向TVS器件结构,其特征在于,包括:
硅衬底;
形成于所述硅衬底正面和背面的掺杂区,所述掺杂区与所述硅衬底的掺杂类型相反;
刻蚀所述硅衬底正面和背面形成的凹槽;
依次淀积于所述硅衬底正面和背面上的第一氧化硅层、氮氧化硅层以及第二氧化硅层,所述第一氧化硅层、氮氧化硅层以及第二氧化硅层覆盖所述凹槽的表面;
暴露所述硅衬底正面和背面的接触孔;以及
形成于所述接触孔中的正面金属层和背面金属层。
2.如权利要求1所述的双向TVS器件结构,其特征在于,还包括:
形成于所述硅衬底正面的正面氧化硅层;以及
形成于所述硅衬底背面的背面氧化硅层。
3.如权利要求2所述的双向TVS器件结构,其特征在于,所述正面氧化硅层和背面氧化硅层的厚度均在之间。
4.如权利要求1至3中任一项所述的双向TVS器件结构,其特征在于,所述第一氧化硅层和第二氧化硅层的厚度均在之间,所述氮氧化硅层的厚度在之间。
5.如权利要求1至3中任一项所述的双向TVS器件结构,其特征在于,所述凹槽的槽深在40~60μm之间。
6.一种双向TVS器件结构的制作方法,其特征在于,包括:
提供一硅衬底,并对所述硅衬底的正面和背面进行掺杂形成掺杂区,所述掺杂区与所述硅衬底的掺杂类型相反;
刻蚀所述硅衬底的正面和背面形成预定深度的凹槽;
依次淀积第一氧化硅层、氮氧化硅层以及第二氧化硅层以覆盖所述硅衬底的正面和背面以及所述凹槽的表面;
依次刻蚀所述第一氧化硅层、氮氧化硅层以及第二氧化硅层形成暴露所述硅衬底正面和背面的接触孔;以及
在所述接触孔中形成正面金属层和背面金属层。
7.如权利要求6所述的双向TVS器件结构的制作方法,其特征在于,对所述硅衬底的正面和背面进行掺杂的过程包括预扩阶段以及再扩阶段,所述预扩阶段通入掺杂源,所述再扩阶段通入氧源以在所述硅衬底的正面形成正面氧化硅层,并在所述硅衬底的背面形成背面氧化硅层。
8.如权利要求7所述的双向TVS器件结构的制作方法,其特征在于,刻蚀所述硅衬底的正面形成预定深度的凹槽之前,还包括:
在所述正面氧化硅层上形成正面氮化硅层,并在所述背面氧化硅层上形成背面氮化硅层;
对所述正面氮化硅层和背面氮化硅层进行选择性光刻和刻蚀工艺,再对所述正面氧化硅层和背面氧化硅层进行选择性刻蚀工艺,以形成暴露所述硅衬底正面和背面的窗口。
9.如权利要求8所述的双向TVS器件结构的制作方法,其特征在于,刻蚀所述硅衬底的正面和背面形成预定深度的凹槽之后,湿法去除所述正面氮化硅层和背面氮化硅层。
10.如权利要求7所述的双向TVS器件结构的制作方法,其特征在于,所述正面氧化硅层和背面氧化硅层的厚度均在之间。
11.如权利要求7所述的双向TVS器件结构的制作方法,其特征在于,所述正面氮化硅层和背面氮化硅层的厚度均在之间。
12.如权利要求6至11中任一项所述的双向TVS器件结构的制作方法,其特征在于,所述第一氧化硅层和第二氧化硅层的厚度均在之间,所述氮氧化硅层的厚度在之间。
13.如权利要求6至11中任一项所述的双向TVS器件结构的制作方法,其特征在于,所述凹槽的槽深在40~60μm之间。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109449152A (zh) * 2018-10-31 2019-03-08 深圳市富裕泰贸易有限公司 一种抑制芯片及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101180709A (zh) * 2005-03-25 2008-05-14 威世通用半导体公司 非对称双向瞬态电压抑制器及其形成方法
CN103956324A (zh) * 2014-04-30 2014-07-30 天津中环半导体股份有限公司 一种具备沟道效应的瞬态电压抑制器芯片的生产工艺
CN204596796U (zh) * 2015-05-18 2015-08-26 杭州士兰集成电路有限公司 双向tvs器件结构

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101180709A (zh) * 2005-03-25 2008-05-14 威世通用半导体公司 非对称双向瞬态电压抑制器及其形成方法
CN103956324A (zh) * 2014-04-30 2014-07-30 天津中环半导体股份有限公司 一种具备沟道效应的瞬态电压抑制器芯片的生产工艺
CN204596796U (zh) * 2015-05-18 2015-08-26 杭州士兰集成电路有限公司 双向tvs器件结构

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
干福熹,王阳元: "《信息材料》", 31 December 2000 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109449152A (zh) * 2018-10-31 2019-03-08 深圳市富裕泰贸易有限公司 一种抑制芯片及其制备方法

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