CN104934423A - 半导体集成电路器件及其制作方法 - Google Patents

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加藤芳健
山本阳一
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Abstract

本发明涉及一种半导体集成电路器件及其制作方法。本发明改进了电容元件的电特性。提供了一种电容元件，该电容元件在DRAM单元中构成并且具有下电极、形成在下电极上方的电容绝缘体膜、形成在电容绝缘体膜上方的上电极。上电极具有以下结构：从该电极的电容绝缘体膜侧，依次堆叠第一上电极、第二上电极和第三上电极。第三上电极是可包含杂质的钨膜。在第一上电极和第三上电极之间，插入第二上电极，第二上电极是用于防止第三上电极中的可能的杂质扩散到电容绝缘体膜中的阻挡膜。

Description

半导体集成电路器件及其制作方法
相关申请的交叉引用
包括说明书、附图和摘要的于2014年3月19日提交的日本专利申请No.2014-056185的公开的全部内容以引用方式并入本文中。
技术领域
本发明涉及半导体集成电路器件及该装置的制作方法，涉及例如具有金属绝缘体金属(MIM)结构的电容元件(电容器)的DRAM或上面合并了具有MIM结构的电容器的DRAM和逻辑电路的嵌入式动态随机存取存储器(eDRAM)。
背景技术
例如，eDRAM中的DRAM具有例如：多条字线，其在半导体衬底的主表面的第一方向上延伸；多条位线，其向着与第一方向交叉的第二方向延伸；多个DRAM单元，其电耦合到字线和位线并且均布置在一条字线与一条位线交叉的位置。
DRAM单元均包括单个选择金属绝缘体场效应晶体管(MISFET)和与之串联耦合的单个电容元件。选择MISFET具有被形成为与字线之一形成一体的栅电极和分别包括源和漏的半导体区。源和漏之一电耦合到位线之一；其中的另一个电耦合到电容元件。电容元件包括与选择MISFET的源和漏之一耦合的下电极、与下电极相对的上电极、以及夹在下电极和上电极之间的电容绝缘体膜。
逻辑电路包括p沟道型MISFET(pMISFET)、n沟道型MISFET(nMISFET)和互连，p沟道型MISFET(pMISFET)通过互连电耦合到n沟道型MISFET(nMISFET)。pMISFET具有栅电极和其中分别构造有源和漏的一对p型半导体区。nMISFET具有栅电极和其中分别构造有源和漏的一对n型半导体区。互连由诸如铝膜或铜膜的导体膜制成，并且是具有五层、六层或更多层的多层互连层。在电容元件上方，放置许多互连层。
以下列出的专利文献1和2均公开了例如包括作为下电极的氮化钛(TiN)膜、作为电容绝缘体膜的氧化锆(ZrO2)膜、作为上电极的氮化钛(TiN)膜和钨(W)膜的层叠膜的电容元件。
引用列表
专利文献
专利文献1：日本未审专利申请公开(日本专利申请公开)No.2002-373945
专利文献2：日本未审专利申请公开No.2005-243921
本发明的发明人研究例如具有MIM结构的电容元件的eDRAM，MIM结构包括作为下电极的氮化钛(TiN)膜、作为电容绝缘体膜的氧化锆(ZrO2)膜、作为上电极的氮化钛(TiN)膜和钨(W)膜的层叠膜。
在推进了eDRAM的收缩的同时，使它们的电容元件中构造的下电极、电容绝缘体膜和上电极的膜厚度变小，由此实现了从平面图看的电容元件的面积减小。然而，当使电容绝缘体膜和上电极的膜厚度减小时，电容绝缘体膜中的泄漏，也就是上电极和下电极之间的泄漏电流增加，使eDRAM的电属性劣化。本发明的发明人开始认识到这个问题。
发明内容
本发明的发明人的调查揭示了以下内容：在例如在形成钨(W)膜之后形成层间电介质的步骤中，因热负荷，造成任何eDRAM的钨(W)膜或层间电介质中包含的诸如氟(F)的杂质扩散到其电容绝缘体膜中；结果，在电容绝缘体膜中产生泄漏，使得电容元件的电特性劣化。
因此，期望用于改进电容元件的电特性的技术。
将根据对本说明书的描述和附图，清楚其它目的和新颖性特征。
根据一个方面，提供了一种电容元件，该电容元件可在eDRAM的DRAM单元中构成并且具有下电极、形成在下电极上方的电容绝缘体膜、形成在电容绝缘体膜上方的上电极。上电极具有以下结构：从该电极的电容绝缘体膜侧，依次堆叠第一上电极、第二上电极和第三上电极。第三上电极包括可包含杂质的钨膜。在第一上电极和第三上电极之间，插入第二上电极，第二上电极是用于防止第三上电极中包含的可能的杂质扩散到电容绝缘体膜中的阻挡膜。
根据本方面，可改进电容元件的电特性。
附图说明
图1是第一实施例的半导体集成电路器件中的DRAM单元阵列的等效电路图。
图2是第一实施例的半导体集成电路器件的DRAM区和逻辑电路区的主要部分的剖视图。
图3是第一实施例的半导体集成电路器件的工件的主要部分的剖视图，该剖视图展示了用于制作该器件的方法。
图4是等效于图3但展示在该方法中的图3中示出的步骤之后的步骤的剖视图。
图5是等效于图3但展示图4中示出的步骤之后的步骤的剖视图。
图6是等效于图3但展示图5中示出的步骤之后的步骤的剖视图。
图7是等效于图3但展示图6中示出的步骤之后的步骤的剖视图。
图8是等效于图3但展示图7中示出的步骤之后的步骤的剖视图。
图9是等效于图3但展示图8中示出的步骤之后的步骤的剖视图。
图10是等效于图3但展示图9中示出的步骤之后的步骤的剖视图。
图11是示出阻挡膜的膜密度和膜厚度之间的关系的曲线图。
图12是示出各电容元件种类的泄漏电流和这些种类的样本的累积概率分布之间的关系的曲线图。
图13是示出第一上电极的各样本的深度方向上的氟浓度分布的曲线图。
图14是示出扩散到各阻挡膜种类中的氟的深度和其中氟的浓度之间的关系的曲线图。
具体实施方式
下文中，将参照附图详细描述实施例。在为了描述实施例而引用的所有附图中，将相同的参考符号或编号赋予具有相同功能的构件。省略对其的重复描述。此外，在下文中描述的实施例中，基本上对相同或类似区域或部分不进行任何重复描述，除非有具体需要。
即使当为了描述实施例而引用的附图中的任一个是剖视图时，可省略其中的阴影，使附图容易观察。即使当附图中的任一个是平面图时，可向附图施加阴影，使附图容易观察。
在实施例中，任何膜的“膜密度”代表膜的体密度，其数值是通过X射线反射(XRR)得到的值。
第一实施例
本实施例和随后将描述的实施例中的每个的半导体集成电路器件具有eDRAM。此eDRAM具有DRAM区DR和逻辑电路区LGC。DRAM区DR具有DRAM单元阵列，在该阵列中，DRAM单元布置成矩阵形式。DRAM单元中的每个被构造成具有单个n沟道型选择MISFET和与该MISFET串联耦合的单个电容元件。下文中，将关于n沟道型之一描述任何选择MISFET。然而，可使用p沟道型选择MISFET。在逻辑电路区LGC中，布置多个n沟道型MISFET和p沟道型MISFET。然而，在本实施例中，提供n沟道型MISFET作为示例，并且将只描述这个示例。
图1是示出本实施例中的DRAM区DR中的DRAM单元阵列的等效电路图的视图。在DRAM单元阵列中，多个DRAM单元布置成矩阵形式，DRAM单元均被构造成具有n沟道型选择MISFET(TR1)和具有MIM结构并且与这个MISFET串联耦合的电容元件CON。DRAM单元阵列具有多条字线WL，这多条字线WL延伸到在与第一方向正交的第二方向上延伸的第一、第二和多条位线BL。DRAM单元均布置在字线WL之一与位线BL之一交叉的位置。字线WL和位线BL彼此电耦合。
图2是本实施例中的DRAM区DR和逻辑电路区LGC的主要部分的剖视图。在DRAM区中，示出DRAM区中的两个，并且在逻辑电路区LGC中，示出一个n沟道型逻辑MISFET(TR2)。逻辑MISFET(TR2)和各个DRAM单元中构造的选择MISFET(TR1)形成在由例如p型硅制成的半导体衬底SB的主表面中。半导体衬底SB可以是绝缘体上硅(SOI)衬底，在其中，支承衬底、绝缘体膜和p型硅衬底以这个次序彼此堆叠。半导体衬底SB可以是n型硅半导体衬底SB或其中支承衬底、绝缘体膜和n型硅衬底以这个次序彼此堆叠的SOI衬底。半导体衬底SB可以是锗衬底。在半导体衬底SB的主表面(前表面)中，电绝缘元件隔离膜ST1被形成为环绕第一有源区ACT1和第二有源区ACT2。元件隔离膜ST1是例如氧化硅膜。
在DRAM区DR中的第一有源区ACT1中，形成数量为2个的选择MISFET(TR1)。选择MISFET(TR1)均具有栅电极G1、源区SR1和漏区DR1。栅电极G1形成在半导体衬底SB的主表面上方，在其间插入栅绝缘体膜GI1。源区SR1和漏区DR1形成在半导体衬底SB的主表面中且在栅电极G1的两侧。作为绝缘体膜的侧壁膜SW1形成在栅电极G1的侧壁上。导电硅化物膜SIL形成在栅电极G1的主表面(前表面)以及源区SR1和漏区DR1各自的主表面(前表面)上。
逻辑电路区LGC中的逻辑MISFET(TR2)形成在第二有源区ACT2内，并且具有栅电极G2、源区SR2和漏区DR2。栅电极G2形成在半导体衬底SB的主表面上方，在其间插入栅绝缘体膜GI2。源区SR2和漏区DR2形成在半导体衬底SB的主表面中且在栅电极G2的两侧。作为绝缘体膜的侧壁膜SW2形成在栅电极G2的侧壁上。导电硅化物膜SIL形成在栅电极G2的主表面(前表面)以及源区SR2和漏区DR2各自的主表面(前表面)上。
栅电极G1和栅电极G2均由多晶体硅膜(多晶硅膜)制成。源区SR1、漏区DR1、源区SR2和漏区DR2均由n型半导体区制成。侧壁膜SW1和SW2均例如是氧化硅膜、氮化硅膜或氧化硅膜和氮化硅膜的层叠膜。硅化物膜SIL可以是镍硅化物膜、或添加了铂的硅化镍膜(含铂的硅化镍膜)。
栅电极G1(即，栅电极G1中的每个)和栅电极G2均可被制成金属栅结构。在这种情况下，栅电极均可具有W/TiN层叠结构，栅绝缘体膜GI1和GI2可均是SiON或HfAlOx和SiO2的层叠膜。可用已知的先栅方式或后栅方式形成金属栅结构。选择MISFET(TR1)和逻辑MISFET(TR2)可被形成为具有填埋的栅结构，在该结构中，栅绝缘体膜GI1和GI2以及栅电极G1和G2被填埋在半导体衬底SB中制成的沟槽中。
在DRAM区DR和逻辑电路区LGC中，作为绝缘体膜的层间电介质INS1形成在半导体衬底SB上，以覆盖选择MISFET(TR1)和逻辑MISFET(TR2)。层间电介质INS1覆盖栅电极G1和栅电极G2各自的主表面(上表面)。即使当从平面看时在第二方向上延伸的位线BL与在第一方向上延伸的栅电极G1重叠时，位线BL没有将栅电极G1短路。层间电介质INS1可以是氧化硅膜或氮化硅膜，或者可具有氮化硅膜上的氧化硅膜的层叠结构。在DRAM区DR和逻辑电路区LGC中，多个接触孔CH1被制作在层间电介质INS1中，以穿透层间电介质INS1。均由导体膜制成的多个插塞电极分别形成在接触孔CH1内部。插塞电极均具有以下两个的层叠结构：用作阻挡金属的薄阻挡导体膜(诸如，氮化钛(TiN)膜、钛(Ti)膜或这两者的层叠膜)；以及膜厚度比阻挡导体膜大的主导体膜(诸如，钨膜)。插塞电极在其膜厚度方向上穿透层间电介质INS1，插塞电极各自的上表面被暴露于层间电介质INS1的前表面。插塞电极包括与选择MISFET(TR1)的源区SR1连接的源电极PLGS、与选择MISFET(TR1)的各个漏区DR1连接的漏插塞电极PLGD、与逻辑MISFET(TR2)的源区SR2或漏区DR2连接的插塞电极PLG1。
作为绝缘体膜的层间电介质INS2形成在层间电介质INS1上。层间电介质INS2是氧化硅膜。在层间电介质INS2中制成多个互连沟槽CH2a和多个接触孔CH2b。位线BL形成在接触孔CH2a之一，即DRAM区DR中的互连沟槽CH2a中。互连M1形成在接触孔CH2a中的另一个，即逻辑电路区LGC中的互连沟槽CH2a中。在接触孔CH2b，即DRAM区DR中的接触孔CH2b的一些中，形成电容插塞电极PLGC。在另一个接触孔CH2b，即逻辑电路区LGC中的接触孔CH2b中，形成插塞电极PLG2。电容插塞电极PLGC均堆叠在漏插塞电极PLGD之一上，以通过漏插塞电极PLGD电耦合到选择MISFET(TR1)的各个漏区DR1之一。位线BL1被形成为覆盖源插塞电极PLGS的上表面，以通过源插塞电极PLGS电耦合到选择MISFET(TR1)的源区SR1。逻辑电路区LGC中的插塞电极PLG2堆叠在插塞电极PLG1之一上，以通过插塞电极PLG1电耦合到逻辑MISFET(TR2)的漏区DR2。互连M1被形成为覆盖另一个插塞电极PLG1的上表面，以通过插塞电极PLG1电耦合到逻辑MISFET(TR2)的源区SR2。
电容插塞电极PLGC、位线BL、塞电极PLG2和互连M1被形成为具有以下两个的层叠结构：用作阻挡金属的薄阻挡导体膜(诸如，氮化钛(TiN)膜、钛(Ti)膜或这两者的层叠膜)；以及膜厚度比阻挡导体膜大的主导体膜(诸如，钨膜)。
作为绝缘体膜的停止膜STP1形成在电容插塞电极PLGC、插塞电极PLG2、位线BL和互连M1各自的上表面上。停止膜STP1可以是氮化硅膜。在DRAM区DR中，在停止膜STP1中制成多个电容接触孔CCH，其为穿透停止膜STP1的孔，使其被暴露于电容插塞电极PLGC各自的上表面。当从平面看时，电容接触孔CCH均是圆形的。其直径被设置成不大于各电容插塞电极PLGC的上表面的直径，以防止电容接触孔CCH与位线BL重叠。
层间电介质INS3形成在停止膜STP1上。层间电介质INS3是例如诸如氧化硅膜的绝缘体膜。其膜厚度是从550nm至650nm。在DRAM区DR中，制成穿透层间电介质INS3的多个电容器形成沟槽CGV。电容器形成沟槽CGV均由层间电介质INS3的侧壁(侧表面)和停止膜STP1的主表面构成。下文中，当使用诸如措辞“电容器形成沟槽CGV中的每个的底表面”和“其侧壁(侧表面)”的措辞时，底表面代表停止膜STP1的主表面；并且其侧壁(侧表面)代表层间电介质INS3的侧壁(侧表面)。当从平面看时，电容器形成沟槽CGV均具有椭圆形的形状。其短轴的长度是180nm至200nm，其长轴的长度是220nm至260nm。电容器形成沟槽CGV中的每个的纵横比(沟槽的深度与沟槽开口的最小宽度之比)是3或更大。
沿着电容器形成沟槽CGV的各个底表面和侧壁/在电容器形成沟槽CGV的各个底表面和侧壁上，形成电容元件CON的下电极EL。下电极EL中的每个电耦合到电容插塞电极PLGC之一。如上所述，电容器形成沟槽CGV的底部表示停止膜STP1的主表面；并且其侧壁(侧表面)代表层间电介质INS3的侧壁(侧表面)。针对下电极EL，金属或含金属元素的材料可用，材料的示例包括氮化钛(TiN)、钛(Ti)、钨(W)、氮化钨(WN)、铂和钌(Ru)。其膜厚度是3nm至40nm。可通过物理气相沉积(PVD)方法、化学气相沉积(CVD)方法(特别地，金属有机化学气相沉积(MOCVD)方法)或原子层沉积(ALD)方法形成下电极EL。当从平面看时是椭圆形的电容形成沟槽CGV中的每个的短轴的长度充分大于下电极EL的膜厚度的两倍；因此，电容器形成沟槽CGV没有用下电极EL中的任一个填埋。沿着电容器形成沟槽CGV之一的底表面和侧壁/在电容器形成沟槽CGV之一的底表面和侧壁上，下电极EL中的每个形成为小且均匀的厚度。下电极EL终止于电容器形成沟槽CGV内部，没有延伸到定位在电容器形成沟槽CGV外部的层间电介质INS3的上表面(主表面)。关于下电极EL，随后将描述的其较靠近电容绝缘体膜CINS的表面被称为其上表面；其远离电容绝缘体膜CINS的表面被称为下表面。
以上描述了其中下电极EL中的每个直接接触电容插塞电极PLGC之一的示例。然而，例如，诸如氮化钛(TiN)膜、钛(Ti)膜或钨(W)膜的作为导体膜的插塞电极(未示出)可被插入下电极EL和电容插塞电极PLGC之间，因为重要的是两个构件EL和PLGC彼此电耦合。
电容绝缘体膜CINS被形成为覆盖下电极EL的各自的上表面。上电极EU被形成为覆盖电容绝缘体膜CINS的上表面。关于电容绝缘体膜CINS，其靠近下电极EL的表面被称为其下表面；其远离下电极EL的表面被称为其上表面。可针对多个电容元件CON(包括图示元件CON)，公共或单独地形成电容绝缘体膜CINS和上电极EL。在DRAM区DR中，均形成在电容器形成沟槽CGV中的每个内部的下电极EL的上表面上的电容绝缘体膜CINS和上电极EU延伸到电容器形成沟槽CGV外部，以覆盖层间电介质INS3的上表面(主表面)。当从平面看时，上电极EU完全叠加在电容绝缘体膜CINS上，使得这些构件具有彼此相同的平面形状。沿着电容器形成沟槽CGV之一的底表面和侧表面(侧壁)/在电容器形成沟槽CGV之一的底表面和侧表面(侧壁)上，下电极EL中的每个被形成为小厚度，电容绝缘体膜CINS和上电极EU被放入电容器形成沟槽CGV中。换句话讲，电容器形成沟槽CGV的每个的底表面和侧表面用于沿着各下电极EL的上表面/在各下电极EL的上表面上方形成电容绝缘体膜CINS和上电极EU。因此，使用小平坦区域形成具有高电容的电容元件CON。电容绝缘体膜CINS可以是氧化锆(ZrO2)膜、氧化铪(HfO2)膜或氧化钽(Ta2O5)膜。电容绝缘体膜CINS可以是在氧化锆(ZrO2)膜、氧化铪(HfO2)膜或氧化钽(Ta2O5)膜中添加钛(Ti)、铝(Al)、铱(Y)或镧系元素的膜。通过ALD方法或CVD方法将电容绝缘体膜CINS形成为4nm至13nm的厚度。
上电极EU具有三个金属膜的结构，这三个金属膜中的任一个不排除含金属元素的膜。这个结构是其中从其电容-绝缘体膜CINS侧依次层叠第一上电极EU1、第二上电极EU2和第三上电极EU3的层叠结构。关于第一上电极EU1、第二上电极EU2和第三上电极EU3中的每个，其靠近电容绝缘体膜CINS的表面被称为其下表面；其远离电容绝缘体膜CINS的表面被称为其上表面。
第一上电极EU1可以是包括金属或含金属元素材料(诸如，氮化钛(TiN)、钛(Ti)、铂(Pt)、铱(Ir)或钌(Ru))的膜。可通过MOCVD方法或ALD方法将该膜形成为10nm至50nm的厚度。在电容器形成沟槽CGV各自的底表面和侧表面上方，第一上电极EU1接触电容绝缘体膜CINS；因此，当通过MOCVD方法形成第一上电极EU1时，电容元件CON中的泄漏电流可减小，相比于ALD方法，MOCVD方法给电容绝缘体膜CINS带来的等离子体损害更小。当第一上电极EU1被提供通过MOCVD方法形成的氮化钛(TiN)膜时，其膜密度是2.5g/cm3至3.5g/cm3。
第二上电极EU2可以是包括金属或含金属元素材料(诸如，氮化钛(TiN)、钛(Ti)、铂(Pt)、铱(Ir)或钌(Ru))的膜。可通过ALD方法、MOCVD方法或PVD方法将该膜形成为1.5nm至8nm的厚度。第二上电极EU2被形成为覆盖第一上电极EU1的前表面。在电容器形成沟槽CGV各自的底表面和侧表面上方，第二上电极EU2接触第一上电极EU1。第二上电极EU2是用于防止或减少以下将详述的第三上电极EU3中包含的诸如氟(F)的杂质扩散到第一上电极EU1和电容绝缘体膜CINS中的阻挡膜。使第二上电极EU2薄，只要这个电极实现阻挡膜的功能。通过使第二上电极EU2比例如第一上电极EU1薄，可以使上电极EU的膜厚度中第三上电极EU3的膜厚度的比例高。
第三上电极EU3是通过CVD方法形成的钨(W)膜。第三上电极EU3被形成为减小上电极EU的电子；因此，有效的是，第三上电极EU3是电阻比第一上电极EU1和第二上电极EU2小的金属膜。作为参考，在室温(20℃)下，钨(W)的电阻是52.8nΩ·m并且氮化钛(TiN)的电阻是217nΩ·m。在电容器形成沟槽CGV各自的底表面和侧表面上方，第三上电极EU3接触第二上电极EU2，以防止以下现象：电容器形成沟槽CGV底部的上电极EU的电位随着供应到上电极EU的电位而波动。通过形成具有充分厚度的第三上电极EU3，电容器形成沟槽CGV被其完全填埋，使得第三上电极EU3具有平坦的上表面。换句话讲，层间电介质INS3的其中制成电容器形成沟槽CGV的区和层间电介质INS3的其它区具有平坦的上表面。层间电介质INS3上方的第三上电极EU3的膜厚度是20nm至100nm。然而，由于钨膜是通过使用WF6气体的CVD方法形成的，因此第三上电极EU3(即，钨膜)包含氟(F)作为杂质。
第三上电极EU3不一定限于任何钨(W)膜。只要第三上电极EU3是电阻比第一上电极EU1和第二上电极EU2低并且可包含杂质的膜即可。
为了覆盖上电极EU，层间电介质INS4形成在上电极EU上。在逻辑电路区LGC中，去除层间电介质INS3上的电容绝缘体膜CINS和上电极EU，使得层间电介质INS4形成在层间电介质INS3上。在DRAM区DR中，接触孔CH3在层间电介质INS4中制成，以穿透层间电介质INS4。在逻辑电路区LGC中，接触孔CH3在停止膜STP1和层间电介质INS3和INS4的层叠结构中制成。在DRAM区DR和逻辑电路区LGC中的每个中的接触孔CH3内部，形成由导体膜制成的插塞电极PLG3。层间电介质INS4是诸如氧化硅膜的绝缘体膜。插塞电极PLG3被形成为具有以下两个的层叠结构：用作阻挡金属的薄阻挡导体膜(诸如，氮化钛(TiN)膜、钛(Ti)膜或这两者的层叠膜)；以及膜厚度比阻挡导体膜大的主导体膜(诸如，钨膜)。在DRAM区DR中，插塞电极PLG3接触电容元件CON的第三上电极EU3，以电耦合到第三上电极EU3。在逻辑电路区LGC中，插塞电极PLG3接触插塞电极PLG2和互连M1，以与其电耦合。
为了覆盖插塞电极PLG3，层间电介质INS5形成在层间电介质INS4上。层间电介质INS5是绝缘体膜，例如，诸如氧化硅膜或SiCOH膜的低k膜。多个互连沟槽CH4在层间电介质INS5中制成，以穿透层间电介质INS5。在互连沟槽CH4内部，形成互连M2。互连M2可以是铜互连，并且被形成为具有以下两个的层叠结构：用作阻挡金属的薄阻挡导体膜(诸如，钽(Ta)膜、氮化钛(TiN)膜氮化钽(TaN)膜或这些膜中的两个或更多个的层叠膜)；以及膜厚度比阻挡导体膜大的主导体膜(诸如，铜(Cu)膜)。互连M2接触插塞电极PLG3的各自的上表面(主表面)，以与其电耦合。
下文中，将进一步描述第二上电极EU2和第三上电极EU3，还将描述本实施例的有利效果。
在DRAM区DR中，例如，确定的电源电位Vcc或Gnd通过互连M2和插塞电极PLG3供应到电容元件CON的上电极EU。换句话讲，图2中示出的DRAM区DR中的互连M2和插塞电极PLG3是用于电容元件CON的上电极EU的电力供应装置。电力供应装置被一起布置在例如DRAM单元阵列的外围部分处，使得在整个DRAM单元当中，布置在DRAM单元阵列的中心部分处的那些存在于远离电力供应装置的位置。当上电极EU的电阻高时，布置在DRAM单元阵列的中心部分处的DRAM单元的上电极EU的电位从电源电位波动(偏离)，造成积累在电容元件CON中的电荷的数量减少的问题。为了解决这个问题，第三上电极EU3即电阻比第一上电极EU1和第二上电极EU2小的金属膜被放置以减小上电极EU的电阻。综上所述，即使在设置在DRAM单元阵列的中心部分处的DRAM单元的电容元件CON中，可使它们的上电极EU的电位基本上等于电源电位，使得本实施例的有利效果是，即使在中心部分的DRAM单元中，足够的电荷也可积累在它们的电容元件CON中。
当关注电容元件ON中的每个时，本实施例的有利效果是，通过深入电容器形成沟槽CGV内部形成第三上电极EU3，可减小沿着电容器形成沟槽CGV中的每个的底表面/在电容器形成沟槽CGV中的每个的底表面上方的上电极EU的电位波动。因此，对于减小上电极EU的电位波动有效的是，第三上电极EU3接触电容器形成沟槽CGV的底部处的第二上电极EU2。
如上所述，第二上电极EU2是用于防止第三上电极EU3中包含的诸如氟(F)的杂质扩散到第一上电极EU1或电容绝缘体膜CINS中的阻挡膜。因此，本实施例的有利效果是，通过在第三上电极EU3和第一上电极EU1或电容绝缘体膜CINS之间插入作为阻挡膜的第二上电极EU2，防止或减小电容绝缘体膜CINS中的泄漏。
此外，通过使第二上电极EU2的膜密度高于(或大于)第一上电极EU1，得到更有效的结果。使用膜密度高的金属膜或含金属元素的层作为第二上电极EU2使得可以提高防止或减少杂质扩散的有利效果，从而形成薄的第二上电极EU2。可使第二上电极EU2薄的事件使得可以深入各电容器形成沟槽CGV内定位的第一上电极EU1和第二上电极EU2内部形成第三上电极EU3，以同样减小电容器形成沟槽CGV底部处的上电极EU的电位波动。
同样重要的是，第二上电极EU2没有任何孔(开口)或将成为氟(F)扩散通过的路径的任何其它。由于第二上电极EU2由金属膜或含金属元素膜制成，因此不必制成第一上电极EU1和第二上电极EU2通过其彼此电耦合的任何开口(连接孔或钻孔)。在DRAM单元阵列的区域中，上电极EU2是完全覆盖第一上电极EU1并且没有开口并且同时还覆盖完全在电容器形成沟槽CGV中的每个中的第一上电极EU1的前表面(上表面)的膜。
为了参考，电容绝缘体膜CINS和第一上电极EU1、第二上电极EU2和第三上电极EU3具有设计上彼此相同的平面形状。这个事件意味着，使用单个掩膜将第三电极EU3、第二电极EU2和第一电极EU1和电容绝缘体膜CINS连续地加工(图案化)。换句话讲，在诸如蚀刻的加工之后的成品尺寸有差异的平面形状被包括在措辞“平面形状在设计上彼此相同”表示的类别中。第二上电极EU2的平面形状不必等于第一上电极EU1。重要的是，当从平面看时，第二上电极EU2完全覆盖第一上电极EU1的前表面(上表面)。因此，可允许的是，第二上电极EU2的平面尺寸大于第一上电极EU1。第二上电极EU2完全覆盖第一上电极EU1的前表面；因此，可以防止杂质从第三上电极EU3扩散到第一上电极EU1或电容绝缘体膜CINS。因此，可以减小电容绝缘体膜CINS中的泄漏。
下面将描述用于制作本实施例的半导体集成电路器件的方法。
图3至图10均是示出当制作这个器件时本实施例的半导体集成电路器件的工件的主要部分的剖视图。图3是为了描述制备其中形成选择MISFET(TR1)和逻辑MISFET(TR2)的半导体衬底SB的步骤和形成层间电介质INS1的步骤而被引用的视图。在半导体衬底SB的DRAM区DR中形成选择MISFET(TR1)，在其逻辑电路区LGC中形成逻辑MISFET(TR2)。为了覆盖选择MISFET(TR1)和逻辑MISFET(TR2)，在半导体衬底SB的主表面上形成层间电介质INS1。具体地，通过(例如)等离子体增强化学气相沉积(等离子体CVD)，在半导体衬底SB的主表面上形成将成为层间电介质INS1的氧化硅膜。使氧化硅膜的膜厚度大于允许彼此相邻的栅电极G1之间的间隔被氧化硅膜完全填埋的膜厚度(例如，大约350nm)。接下来，层间电介质INS1经受化学机械抛光(CMP)处理以使层间电介质INS1的前表面平坦，从而将层间电介质INS1形成为具有平坦的主表面(上表面)。
图4是用于描述在层间电介质INS1中制成接触孔CH1的步骤、在接触孔CH1中形成插塞电极的步骤和在其上形成层间电介质INS2的步骤。在层间电介质INS1上形成作为绝缘体膜的抗蚀剂膜PR1(未示出)。抗蚀剂膜PR1具有对应于接触孔CH1的开口。使用抗蚀剂膜PR1作为掩膜，使层间电介质INS1经受干蚀刻，从而在层间电介质INS1中制成接触孔CH1。
接下来，在层间电介质INS1上连续地形成(或沉积)阻挡导体膜和主导体膜。执行阻挡导体膜和主导体膜的形成，以得到允许接触孔CH1被这些膜完全填埋的膜厚度。此后，主导体膜经受CMP处理，以去除层间电介质INS上的主导体膜和阻挡导体膜。通过CMP处理，致使主导体膜和阻挡导体膜只保留在接触孔CH1内，从而形成源插塞电极PLGS、漏插塞电极PLGD和插塞电极PLG1，这些电极中的每个由阻挡导体膜和主导体膜的层叠膜制成。
接下来，为了覆盖源插塞电极PLGS、漏插塞电极PLGD和插塞电极PLG1，通过PCVD方法在层间电介质INS1上形成层间电介质INS2。
图5是为了描述形成电容插塞电极PLGC、位线BL、插塞电极PLG2和互连M1的步骤和形成停止膜STP1的步骤而引用的视图。在层间电介质INS2上，形成抗蚀剂膜PR2(未示出)，抗蚀剂膜PR2具有与电容插塞电极PLGC、位线BL、插塞电极PLG2和互连M1对应的开口。接下来，使用抗蚀剂膜PR2作为掩膜，使层间电介质INS2经受干蚀刻，从而在DRAM区DR和逻辑电路区LGC中制成接触孔CH2b和互连沟槽CH2a。
接下来，在层间电介质INS2上接连形成(或沉积)阻挡导体膜和主导体膜。执行阻挡导体膜和主导体膜的形成，以得到允许互连沟槽CH2a和接触孔CH2b被这些膜完全填埋的膜厚度。此后，主导体膜和阻挡导体膜经受CMP处理，以去除层间电介质INS2上的主导体膜和阻挡导体膜。通过CMP处理，致使主导体膜和阻挡导体膜只保留在互连沟槽CH2a和接触孔CH2b内，从而形成电容插塞电极PLGC、插塞电极PLG2、位线和互连M1，这些构件中的每个由阻挡导体膜和主导体膜的层叠膜制成。
接下来，为了覆盖电容插塞电极PLGC、插塞电极PLG2、位线BL和互连M1，通过PCVD方法，在层间电介质INS2上形成(或沉积)停止层STP1。
图6是为了描述在停止层STP1中制成电容接触孔CCH的步骤而引用的视图。在停止膜STP1上，形成抗蚀剂膜PR3(未示出)，抗蚀剂膜PR3是具有与电容接触孔CCH对应的开口的绝缘体膜。使用抗蚀剂膜PR3作为掩膜，使停止膜STP1经受干蚀刻，从而制成电容接触孔CCH。在电容插塞电极PLGC上制成电容接触孔CCH，以制成裸露的电容插塞电极PLGC的各的顶部(上表面)。
图7是为了描述形成具有电容器形成沟槽CGV的层间电介质INS3的步骤而引用的视图。通过等离子体CVD方法，在停止膜STP1上形成(沉积)作为绝缘体膜的层间电介质INS3。接下来，在层间电介质INS3上，形成抗蚀剂膜PR4(未示出)，抗蚀剂膜PR4是具有与电容器形成沟槽CGV的图案对应的开口的绝缘体膜。使用抗蚀剂膜PR4作为掩膜，使层间电介质INS3经受干蚀刻，从而制成电容器形成沟槽CGV。在DRAM区DR中，电容器形成沟槽CGV均形成在电容插塞电极PLGC中的任一个上。停止膜STP1、电容接触孔CCH和电容插塞电极PLGC被暴露于电容器形成沟槽CGV的底部。
图8是为了描述形成下电极EL的步骤而引用的视图。由导体膜制成的下电极EL中的每个以电容器形成沟槽CGV没有被下电极EL填埋这样的方式，沿着电容器形成沟槽CGV中的任一个的侧壁和底表面/在电容器形成沟槽CGV中的任一个的侧壁和底表面上，形成为小且均匀的厚度。下电极EL由通过MOCVD方法形成的氮化钛(TiN)制成。例如，通过将在电容器形成沟槽CGV中沉积四二甲基氨基钛(tetrakisdimethylaminotitanium，TDMAT)的循环重复多次，然后使所得的TDMAT层经受用氢气和氮气的混合气体进行等离子体处理达5至40秒，将氮化钛(TiN)膜形成为所需厚度。下电极EL还形成在电容接触孔CCH中的任一个中，以接触电容插塞电极PLGC之一的上表面。下电极EL与形成在电容器形成沟槽CGV中与前一下电极EL相邻的另一个下电极EL分开。下电极EL(即，下电极EL中的每个)的端部EDG没有延伸到层间电介质INS3的上表面(主表面)，终止于层间电介质INS3的上表面(主表面)下方的位置。
在形成下电极EL之后，将工件退火，使氮化钛膜结晶。在340至450℃的温度范围下，在例如氮气(N2)的气氛中执行退火。可使用例如氩气(Ar)或氦气(He)的气氛替代氮气气氛。
图9是为了描述形成电容绝缘体膜CINS和上电极EU的步骤而引用的视图。通过ALD方法，沿着下电极EL的上表面/在下电极EL的上表面上或上方，形成(或沉积)作为氧化锆(ZrO2)膜的电容绝缘体膜CINS。例如，使用下面的循环：包括使用含有锆(Zr)的四乙基甲基氨基锆(tetraethylmethylaminozirconium，TEMAZ)作为原材料气体将锆(Zr)沉积成下电极EL上的单原子层的第一步骤和在锆(Zr)层的前表面上供应诸如臭氧(O3)的氧化剂以形成氧化锆(ZrO2)膜的第二步骤的循环。将这个循环重复多次，以将作为氧化锆(ZrO2)膜的电容绝缘体膜CINS形成为所需的膜厚度。
在形成电容绝缘体膜CINS之后，将工件退火。例如，在比用于形成电容绝缘体膜CINS的温度高的温度下，在例如氮气(N2)、氩气(Ar)或氦气(He)的气氛中，将工件退火。这个退火使得可以提高电容绝缘体膜CINS的膜质量和电介质常数。
接下来，在电容绝缘体膜CINS的前表面上形成第一上电极EU1。第一上电极EU1由通过MOCVD方法形成的氮化钛(TiN)膜制成。例如，使用下面的循环：包括在图9中的电容绝缘体膜CINS的上表面上沉积四二甲基氨基钛(TDTMA)的第一步骤和使所得的TDMAT层经受用氢气和氮气的混合气体进行等离子体处理达5至40秒的第二步骤的循环。将这个循环执行一次，或者重复多次，以将氮化钛(TiN)膜形成为所需的膜厚度。相比于根据通过ALD方法或PVD方法形成第一上电极EU1，根据通过MOCVD方法形成第一上电极EU1,可以使电容绝缘体膜CINS上的等离子体损害较小。因此，电容绝缘体膜CINS中的泄漏可减小。
接下来，在第一上电极EU1的前表面上形成第二上电极EU2。第二上电极EU2可由通过ALD方法形成的氮化钛(TiN)膜制成。例如，可以通过将下面的循环重复7次至33次，将氮化钛(TiN)膜形成为所需厚度：将其上方形成了第一上电极EU1但没有形成更多构件的图9中的半导体衬底SB暴露于作为原料气体的四二甲基氨基钛(TDTMA)以形成TDMAT的单层，然后使这单个TDMAT层经受用氮气进行等离子体处理达2至10秒的循环。
通过使第二上电极EU2的膜密度大于第一上电极EU1，抵制杂质从以下就将描述的第三上电极EU3扩散的阻挡层可被形成为薄膜。当第二上电极EU2是例如通过ALD方法形成的氮化钛(TiN)膜时，通过延长用氮气进行等离子体处理的时段，可将这个膜形成为致密膜。根据重复的循环次数，可控制其膜厚度。
接下来，在第二上电极EU2的前表面上，形成以上引用的第三上电极EU3。第三上电极EU3是通过使用WF6气体的CVD方法形成的钨(W)膜。第三上电极EU3形成在沿着电容器形成沟槽CGV中的每个的底表面和侧壁/在电容器形成沟槽CGV中的每个的底表面和侧壁上方形成的第二上电极EU2的上表面上。第三上电极EU3以使得电容器形成沟槽CGV被第三上电极EU3完全填埋这样的方式形成为足够大的厚度。此后，钨(W)膜的前表面经受CMP抛光，以完成如图9中所示的DRAM单元阵列中的第三上电极EU3，以具有基本上平坦的表面(上表面)。接下来，使用抗蚀剂膜PR5(未示出)依次将第三上电极EU3、第二上电极EU2、第一上电极EU1和电容绝缘体膜CINS加工(图案化)，从而在DRAM区DR中形成分别具有在设计上彼此相同的平面形状的第三上电极EU3、第二上电极EU2、第一上电极EU1和电容绝缘体膜CINS。换句话讲，这个加工(图案化)实现了去除逻辑电路区LGC中的第三上电极EU3、第二上电极EU2、第一上电极EU1和电容绝缘体膜CINS。
电容绝缘体膜CINS和上电极EU均公共地或单独地针对多个下电极EL进行布置。具体地，在DRAM区DR中，电容绝缘体膜CINS和上电极EU连续地从彼此相邻的电容器形成沟槽CGV各自的内部延伸到这些电容器形成沟槽CGV之间的层间电介质INS3。
图10是为了描述形成层间电介质INS4和插塞电极PLG3的步骤而引用的视图。为了覆盖DRAM区DR中的上电极EU和逻辑电路区LGC中的层间电介质INS3，通过CVD方法形成作为绝缘体膜的层间电介质4。层间电介质4是例如通过等离子体CVD方法形成的氧化硅膜。在形成这个层间电介质INS4的步骤中，向半导体衬底SB施加400℃或更高的热负荷。在通过等离子体CVD方法沉积层间电介质INS4之后，向DRAM区DR和逻辑电路区LGC中的层间电介质INS4应用CMP处理，以将层间电介质INS4的前表面平坦化。
接下来，在DRAM区DR中，插塞电极PLG3之一被定位成穿透层间电介质INS4，因此使插塞电极PLG3接触上电极UE，使得这两者彼此电耦合。在逻辑电路区LGC中，另一个插塞电极PLG3被定位成穿透层间电介质INS4、层间电介质INS3和停止膜STP1，因此使插塞电极PLG3接触插塞电极PLG2和互连M1，以电耦合到插塞电极PLG2和互连M1。在DRAM区DR和逻辑电路区LGC中，其中均形成有插塞电极PLG3之一的接触孔CH3在深度上彼此不同；然而，使用例如干蚀刻方法同时制成接触孔CH3。当制成接触孔CH3时，上电极EU在DRAM区DR中用作用于停止层间电介质INS4和层间电介质INS3被蚀刻的蚀刻停止件；停止膜STP1在逻辑电路区LGC中也一样。
接下来，为了覆盖插塞电极PLG3，通过例如等离子体CVD方法，形成作为例如氧化硅膜的绝缘体膜的层间电介质INS5。另外，在形成层间电介质INS5的这个步骤中，向半导体衬底SB施加400℃或更高的热负荷。此后，在层间电介质INS5中制成互连沟槽CH4a，然后，在互连沟槽CH4a内形成由铜互连制成的互连M2，以完成图2中示出的结构。在DRAM区DR中，互连M2通过插塞电极PLG3电耦合到电容元件CON的上电极EU，使得通过互连M2，向上电极EU供应预定电压。在逻辑电路区LGC中，互连M2电耦合到逻辑MISFET(TR2)的源区SR2或漏区DR2，使得通过互连M2，预定的电位或信号被供应到逻辑MISFET(TR2)的源区SR2或漏区DR2。
在本实施例中，已经描述了形成第二互连层的步骤和在此之前的步骤。然而，实际上，将执行形成是多个层的互连的步骤。在各步骤中，将向半导体衬底SB施加在为了这些步骤形成层间电介质时产生的热负荷。
当在形成电容元件CON之后的层间电介质形成步骤中的任一个中使制成第三上电极EU3的钨(W)膜中包含的诸如氟(F)的杂质因热负荷扩散到电容绝缘体膜CINS时，在电容绝缘体膜CINS中产生泄漏。在本实施例中，在包含杂质的第三上电极和第一上电极EU1或电容绝缘体膜CINS之间，插入用作抵抗杂质扩散的阻挡膜的第二上电极EU2。因此，即使当向电容元件CON施加互连形成步骤中的热负荷时，也可防止电容绝缘体膜CINS中的泄漏。
图11是示出阻挡膜的膜密度及其膜厚度之间的关系的曲线图。图11具体示出以下内容：在使阻挡膜是氮化钛(TiN)膜的情况下、将穿过阻挡膜的氟(F)的浓度减小1位数所必需的氮化钛(TiN)膜的膜密度(X)及其膜厚度(Y)之间的关系。用以下表达式表达这两者之间的关系：
Y＝16.1e-0.36X    (1)
因此，有效地使用满足以下表达式的氮化钛(TiN)膜作为阻挡膜：
(Y0)≥16.1e-0.36(X0)    (2)
其中，X0代表膜的预定膜密度；Y0代表其对应于预定膜密度的膜厚度。当氟(F)浓度可减小1位数时，可充分防止MIM结构的电容元件CON经受泄漏劣化。
图12是示出均具有MIM结构的电容元件CON的两种类中的每个的泄漏电流和种类的样本的累积概率分布之间的关系的曲线图。比较在这两个种类之一(即，将上电极EU制成第一上电极EU1(膜厚度是30nm的氮化钛膜)和第三上电极EU3的双层结构的情况)和其它种类(即，将上电极EU制成第一上电极EU1(膜厚度是30nm的氮化钛膜)、第二上电极EU2(阻挡膜)和第三上电极EU3的三层结构的情况)之间的泄漏电流。如根据结果明显的是，在不设置阻挡膜的情况下，因热负荷，泄漏电流增大。然而，通过设置阻挡膜，基于热负荷的泄漏电流可减少大约1位数。所使用的阻挡膜是膜密度是4.35g/cm3并且膜厚度是大约3nm的氮化钛(TiN)膜。关于热负荷，在假想模拟互连形成步骤(如上所述)的情况下，在420℃下进行退火50分钟。
图13是示出第一上电极EU1的两个样本中的每个的深度方向上的氟浓度分布的视图。通过将例如包含氟(F)的钨(W)膜(第三上电极EU3)设置在例如氮化钛(TiN)膜(第一上电极EU1)上，制备这两个样本中的一个(A)。通过将包含氟(F)的例如钨(W)膜(第三上电极EU3)设置在氮化钛(TiN)膜(第一上电极EU1)上以在其间插入作为氮化钛(TiN)膜的阻挡膜(第二上电极EU2)来制备另一个样本(B)。接下来，例如，在420℃下将样本(A)和(B)退火50分钟。关于被退火样本(A)和(B)中的每个，从钨(W)膜的前表面测量氟(F)浓度的分布。在图13中示出结果。理解的是，通过设置阻挡膜，扩散到第一上电极EU1中的氟(F)的浓度可减小大约1位数。所使用的阻挡膜是膜密度是4.35g/cm3并且膜厚度是大约3nm的氮化钛(TiN)膜。
图14是示出扩散到第二电极EU2(阻挡膜)种类中的每个中的氟的深度(或移动距离)和其中氟的浓度之间的关系的曲线图。通过根据后侧二次离子质谱分析(SIMS)进行测量，得到数据。图14具体示出关于作为膜密度彼此不同的四个阻挡膜种类的种类的氟(F)的深度和浓度之间的关系。如根据这个曲线图清楚的是，随着膜密度变大，膜可在较短距离的范围内阻挡氟(F)侵入。使用的阻挡膜是膜厚度是大约3nm的氮化钛(TiN)膜。
本文中，使用其中穿过阻挡膜的氟(F)的浓度减小1位数的膜作为阻挡膜进行描述。然而，不必将氟(F)浓度减小1位数。
如参照图10描述的，层间电介质INS4的前表面经受CMP处理。当关注的是DRAM区DR和逻辑电路区LGC时，这两个区中各自的层间-电介质-INS3-前表面的高度基本上彼此相等。当接下来完成形成电容元件CON的步骤时，只有DRAM区DR具有电容元件CON的上电极EU和电容绝缘体膜CINS。因此，经受CMP处理的层间电介质INS4的前表面的高度不利地变成在DRAM区DR中高于在逻辑电路区LGC中，这并未被示出。换句话讲，在DRAM区DR和逻辑电路区LGC之间，不利地产生全局台阶(高度差)，造成在制成接触孔CH3的步骤(其中将制成插塞电极PLG3)、形成互连M2的步骤和其它步骤中降低加工精度的问题。在加工成将形成在互连M2上方的多个互连时，也造成这个问题。
本实施例能够使得第二上电极EU2具有作为阻挡膜的用于减小上电极EU的膜厚度的功能。因此，本实施例的有利效果是，可减少全局台阶并且可提高加工精度。
第二实施例
第二实施例对应于第一实施例的修改例。
在本实施例中，通过远程等离子体氮化方法，形成图9中的第一实施例的第二上电极EU2。具体地，以与第一实施例中相同的方式，例如，通过MOCVD方法，形成作为氮化钛(TiN)膜的图9中的第一上电极EU1。此后，使用已知的远程等离子体氮化方法将作为第一上电极EU1的氮化钛膜的前表面氮化，以形成第二上电极EU2。制成第二上电极EU2的氮化钛膜的氮浓度高于制成第一上电极EU1的氮化钛膜的氮浓度。此外，制成第二上电极EU2的氮化钛膜的膜密度高于制成第一上电极EU1的氮化钛膜的膜密度。
第二实施例与第一实施例相同，除了形成第二上电极EU2的这个方法之外。
因此，膜密度比第一上电极EU1高的第二上电极EU2被插入第三上电极EU3和第一上电极EU1或电容绝缘体膜CINS之间，从而产生以下有利效果，本实施例使得可以防止因来自第三上电极EU3的杂质扩散而造成电容绝缘体膜CINS中的泄漏。
以上具体通过本发明的实施例描述了本发明的发明人做出的本发明。然而，本发明不限于实施例。因此，当然，实施例均可按各种方式进行修改，只要修改后的实施例没有脱离其主题。

Claims (20)

1.一种半导体集成电路器件，包括多个DRAM单元，每个DRAM单元包括彼此串联耦合的选择MISFET和电容元件，
所述器件包括：
半导体衬底，
第一绝缘体膜，所述第一绝缘体膜形成在所述半导体衬底的主表面上方，并且具有包括侧壁和底表面的电容器形成沟槽，
下电极，所述下电极沿着所述电容器形成沟槽中包括的所述侧壁和所述底表面/在所述电容器形成沟槽中包括的所述侧壁和所述底表面上方形成，
电容绝缘体膜，所述电容绝缘体膜形成在所述下电极上方以覆盖所述下电极，
第一上电极，所述第一上电极形成在所述电容绝缘体膜上方以覆盖所述电容绝缘体膜，
第二上电极，所述第二上电极形成在所述第一上电极上方以覆盖所述第一上电极，
第三上电极，所述第三上电极形成在所述第二上电极上方以覆盖所述第二上电极，并且具有比所述第一上电极小的电阻并且被允许包含杂质，
其中，所述电容元件被构造成包括所述下电极、所述电容绝缘体膜和上电极，所述上电极包括所述第一上电极、所述第二上电极和所述第三上电极，并且
其中，所述第二上电极是用于防止所述第三上电极中包含的可能的杂质扩散到所述电容绝缘体膜中的阻挡层。
2.根据权利要求1所述的半导体集成电路器件，
其中，所述第二上电极的膜密度大于所述第一上电极。
3.根据权利要求2所述的半导体集成电路器件，
其中，所述第二上电极的膜厚度小于所述第一上电极。
4.根据权利要求1所述的半导体集成电路器件，
其中，所述第二上电极是不具有开口的膜。
5.根据权利要求1所述的半导体集成电路器件，
其中，所述第三上电极包括钨膜。
6.根据权利要求5所述的半导体集成电路器件，
其中，所述第三上电极的电阻小于所述第二上电极。
7.根据权利要求1所述的半导体集成电路器件，
其中，在所述电容器形成沟槽内，沿着所述侧壁和所述底表面/在所述侧壁和所述底表面上方，依次布置所述下电极、所述电容绝缘体膜、所述第一上电极、所述第二上电极和所述第三上电极。
8.根据权利要求1所述的半导体集成电路器件，其中
所述第二上电极包括具有预定密度(X)和预定膜厚度(Y)的氮化钛膜，并且
其中，所述氮化钛膜满足下面的关系表达式：
Y≥16.1e-0.36X。
9.根据权利要求1所述的半导体集成电路器件，
其中，所述电容绝缘体膜是从包括氧化锆膜、氧化铪膜和氧化钽膜的组中选择的一种。
10.根据权利要求9所述的半导体集成电路器件，
其中，所述下电极是从包括氮化钛膜、钛膜和钨膜的组中选择的一种。
11.根据权利要求9所述的半导体集成电路器件，
其中，所述第一上电极包括从包括氮化钛、钛、铂、铱和钌的组中选择的至少一种。
12.一种制作半导体集成电路器件的方法，包括以下步骤：
(a)在半导体衬底的主表面上方，形成具有包括侧壁和底表面的电容器形成沟槽的第一绝缘体膜；
(b)沿着所述电容器形成沟槽的所述侧壁和所述底表面/在所述电容器形成沟槽的侧壁和底表面上方，形成下电极；
(c)在所述下电极上方形成电容绝缘体膜以覆盖所述下电极；
(d)在所述电容绝缘体膜上方形成第一上电极以覆盖所述电容绝缘体膜；
(e)在所述第一上电极上方形成第二上电极以覆盖所述第一上电极；以及
(f)在所述第二上电极上方形成可包含杂质的第三上电极以覆盖所述第二上电极；
所述半导体集成电路器件包括电容元件，所述电容元件包括所述下电极、所述电容绝缘体膜、所述第一上电极、所述第二上电极和所述第三上电极，并且
所述第二上电极是用于防止所述第三上电极中包含的可能的杂质扩散到所述电容绝缘体膜中的阻挡膜。
13.根据权利要求12所述的制作半导体集成电路器件的方法，
其中，所述第二上电极的膜密度大于所述第一上电极。
14.根据权利要求13所述的制作半导体集成电路器件的方法，
其中，通过从包括ALD方法、MOCVD方法和PVD方法的组中选择的一种，来形成所述第二上电极。
15.根据权利要求13所述的制作半导体集成电路器件的方法，
其中，通过用远程等离子体氮化方法对所述第一上电极的前表面进行氮化，来形成所述第二上电极。
16.根据权利要求12所述的制作半导体集成电路器件的方法，
其中，通过从包括MOCVD方法和ALD方法的组中选择的一种，来形成所述第一上电极。
17.根据权利要求12所述的制作半导体集成电路器件的方法，
其中，通过从包括ALD方法和CVD方法的组中选择的一种，来形成所述电容绝缘体膜。
18.根据权利要求12所述的制作半导体集成电路器件的方法，
其中，通过从包括MOCVD方法和ALD方法的组中选择的一种，来形成所述下电极。
19.根据权利要求12所述的制作半导体集成电路器件的方法，
其中，形成所述第三上电极的步骤包括以下步骤：
(g1)将钨膜沉积在所述第二上电极上方以用钨膜完全填埋所述电容器形成沟槽，以及
(g2)使所述钨膜的前表面经受CMP处理。
20.根据权利要求19所述的制作半导体集成电路器件的方法，
其中，通过使用WF6气体的CVD方法来形成所述钨膜。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111968981A (zh) * 2020-08-26 2020-11-20 无锡拍字节科技有限公司 一种fcob存储器件的制造方法及其电容器
CN112018041A (zh) * 2020-07-21 2020-12-01 中国科学院微电子研究所 电容器及其制备方法
WO2021203915A1 (zh) * 2020-04-09 2021-10-14 长鑫存储技术有限公司 电容器阵列结构及其制备方法和半导体存储器件
WO2022042407A1 (zh) * 2020-08-26 2022-03-03 无锡拍字节科技有限公司 一种存储器件的制造方法及其电容器

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015179727A (ja) * 2014-03-19 2015-10-08 ルネサスエレクトロニクス株式会社 半導体集積回路装置およびその製造方法
JP6573510B2 (ja) 2015-09-11 2019-09-11 日本碍子株式会社 多孔質体の製造方法及び製造装置
US10084035B2 (en) * 2015-12-30 2018-09-25 Teledyne Scientific & Imaging, Llc Vertical capacitor contact arrangement
US10032855B1 (en) 2017-01-05 2018-07-24 International Business Machines Corporation Advanced metal insulator metal capacitor
US10008558B1 (en) * 2017-01-05 2018-06-26 International Business Machines Corporation Advanced metal insulator metal capacitor
US11289487B2 (en) * 2018-02-23 2022-03-29 Micron Technology, Inc. Doped titanium nitride materials for DRAM capacitors, and related semiconductor devices, systems, and methods
KR20210050686A (ko) * 2019-10-29 2021-05-10 삼성전자주식회사 반도체 장치 및 이의 제조 방법
FR3115926B1 (fr) * 2020-11-03 2023-06-09 St Microelectronics Rousset Circuit intégré comportant une structure capacitive du type métal-isolant-métal et procédé de fabrication correspondant
KR20220059846A (ko) 2020-11-03 2022-05-10 삼성전자주식회사 배선 콘택 플러그들을 포함하는 반도체 메모리 소자
US11640971B2 (en) * 2020-12-18 2023-05-02 Taiwan Semiconductor Manufacturing Company Limited Deep trench capacitor including self-aligned plate contact via structures and methods of forming the same
US20230062842A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and Method for MRAM Devices

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010003365A1 (en) * 1999-12-06 2001-06-14 Takashi Sakoh Semiconductor device including a capacity element for analog circuit and manufacturing method of that
CN1304173A (zh) * 1999-12-28 2001-07-18 现代电子产业株式会社 含有电容器的半导体存储器件的制造方法
CN1574293A (zh) * 2003-06-03 2005-02-02 株式会社瑞萨科技 半导体集成电路器件的制造方法和半导体集成电路器件
CN1979850A (zh) * 2005-12-05 2007-06-13 东部电子股份有限公司 半导体电容器元件
CN1992261A (zh) * 2005-11-12 2007-07-04 三星电子株式会社 包括金属绝缘体金属电容器的集成电路及其制造方法
CN103022037A (zh) * 2011-09-26 2013-04-03 瑞萨电子株式会社 半导体存储器件及其制造方法、半导体器件

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW377495B (en) * 1996-10-04 1999-12-21 Hitachi Ltd Method of manufacturing semiconductor memory cells and the same apparatus
JP3697044B2 (ja) * 1997-12-19 2005-09-21 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
JP3863391B2 (ja) 2001-06-13 2006-12-27 Ｎｅｃエレクトロニクス株式会社 半導体装置
US6720232B1 (en) * 2003-04-10 2004-04-13 Taiwan Semiconductor Manufacturing Company Method of fabricating an embedded DRAM for metal-insulator-metal (MIM) capacitor structure
JP4916092B2 (ja) 2004-02-26 2012-04-11 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2015179727A (ja) * 2014-03-19 2015-10-08 ルネサスエレクトロニクス株式会社 半導体集積回路装置およびその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010003365A1 (en) * 1999-12-06 2001-06-14 Takashi Sakoh Semiconductor device including a capacity element for analog circuit and manufacturing method of that
CN1304173A (zh) * 1999-12-28 2001-07-18 现代电子产业株式会社 含有电容器的半导体存储器件的制造方法
CN1574293A (zh) * 2003-06-03 2005-02-02 株式会社瑞萨科技 半导体集成电路器件的制造方法和半导体集成电路器件
CN1992261A (zh) * 2005-11-12 2007-07-04 三星电子株式会社 包括金属绝缘体金属电容器的集成电路及其制造方法
CN1979850A (zh) * 2005-12-05 2007-06-13 东部电子股份有限公司 半导体电容器元件
CN103022037A (zh) * 2011-09-26 2013-04-03 瑞萨电子株式会社 半导体存储器件及其制造方法、半导体器件

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021203915A1 (zh) * 2020-04-09 2021-10-14 长鑫存储技术有限公司 电容器阵列结构及其制备方法和半导体存储器件
CN113517273A (zh) * 2020-04-09 2021-10-19 长鑫存储技术有限公司 电容器阵列结构及其制备方法和半导体存储器件
CN113517273B (zh) * 2020-04-09 2023-09-22 长鑫存储技术有限公司 电容器阵列结构及其制备方法和半导体存储器件
CN112018041A (zh) * 2020-07-21 2020-12-01 中国科学院微电子研究所 电容器及其制备方法
CN111968981A (zh) * 2020-08-26 2020-11-20 无锡拍字节科技有限公司 一种fcob存储器件的制造方法及其电容器
CN111968981B (zh) * 2020-08-26 2021-12-24 无锡拍字节科技有限公司 一种fcob存储器件的制造方法及其电容器
WO2022042407A1 (zh) * 2020-08-26 2022-03-03 无锡拍字节科技有限公司 一种存储器件的制造方法及其电容器
WO2022042411A1 (zh) * 2020-08-26 2022-03-03 无锡拍字节科技有限公司 一种fcob存储器件的制造方法及其电容器

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