CN104917513B - 采用低压器件的大摆幅驱动器 - Google Patents

Abstract

本发明提供一种采用低压器件的大摆幅驱动器，其包括：电平提升电路，其包括PMOS晶体管pm1、pm2、pm3、pm4，NMOS晶体管nm1、nm2、nm3和nm5，晶体管pm3和nm1的连接节点为节点out1；复制反相电路，其包括PMOS晶体管pm5、pm6，NMOS晶体管nm8和nm7，晶体管pm6和nm8的连接节点为节点out2；第一输出驱动单元，其包括PMOS晶体管pm12、pm7、pm9、电阻res1、NMOS晶体管nm9、nm12、nm14和电阻res3，晶体管pm12和nm9的连接节点与所述节点out1相连；第二输出驱动单元，其包括PMOS晶体管pm11、pm8、pm10、电阻res0、NMOS晶体管nm10、nm11、nm13和电阻res2，其中晶体管pm11和nm10的连接节点与所述节点out2相连，电阻res0、res2、res1和res3的共同连接节点形成输出端Dout。这样，本发明可以利用低压器件实现大摆幅的输出。

Description

采用低压器件的大摆幅驱动器

【技术领域】

本发明涉及接口设计技术领域，特别涉及一种采用低压器件的大摆幅驱动器。

【背景技术】

随着半导体工艺的发展和晶体管尺寸的不断缩小，所要求的电源电压越来越低。I/O(输入/输出)接口的电压从5v、3.3v降低到现在的1.8v。因为晶体管沟道尺寸越来越小以及栅极绝缘层越来越薄，器件所能容忍的最高电压也变得越来越低。但是传统的接口电学标准都是以3.3v和5v等电源电压指定的，为了兼容传统接口的电子设备，采用低压器件实现高电源电压的接口电路已经成为了一种挑战。

以USB(Universal Serial Bus，通用串行总线)标准为例，由于USB1.1的电学特性是规定在低速和高速模式下，驱动器的输出必须要满足0到3.0v的输出摆幅。而在最先进半导体制造工艺中，比如SMIC(中芯国际集成电路制造有限公司)28nm工艺，3.3v的晶体管与1.8v的晶体管是不能同时存在的，也就是说为了满足某些传统接口的电学标准，必须将所有的1.8v的接口电路全都改成3.3v晶体管实现。大规模采用3.3v晶体管作为接口电路，不仅增加了芯片的面积和功耗，而且与半导体技术的更新进步的潮流是违背的。

图1a为PMOS(P-channel Metal Oxide Semiconductor)晶体管的示意图，图1b为NMOS(N-channel Metal Oxide Semiconductor)晶体管的示意图。所述1.8v的晶体管的定义是源、栅、漏(S、G、D)任何相互两端的电压差不能超过1.8v，3.3v的晶体管的定义是源、栅、漏任何相互两端的电压差不能超过3.3v。

因此，有必要提供一种改进的技术方案来解决上述问题。

【发明内容】

本发明的目的在于提供一种采用低压器件的大摆幅驱动器，其可以利用低压器件实现大摆幅的输出。

为了解决上述问题，本发明提供一种采用低压器件的大摆幅驱动器，其包括：电平提升电路，其包括PMOS晶体管pm1、pm2、pm3、pm4，NMOS晶体管nm1、nm2、nm3和nm5，其中PMOS晶体管pm1、pm3，NMOS晶体管nm1和nm3依次串联于第一电源电压和接地端之间，PMOS晶体管pm2、pm4，NMOS晶体管nm2和nm5依次串联于第一电源电压和接地端之间，晶体管pm1的栅极与晶体管pm2的漏极相连，晶体管pm2的栅极与晶体管pm1的漏极相连，晶体管pm3的栅极与晶体管pm4的栅极相连后与偏置电压相连，晶体管nm1的栅极与晶体管nm2的栅极相连后与偏置电压相连，晶体管pm3和晶体管nm1的连接节点为节点out1；复制反相电路，其包括PMOS晶体管pm5、pm6，NMOS晶体管nm8和nm7，其中PMOS晶体管pm5、pm6，NMOS晶体管nm8和nm7依次串联于第一电源电压和接地端之间，晶体管pm5的栅极与晶体管pm2的漏极相连，晶体管pm6的栅极与晶体管pm4的栅极相连，晶体管nm8的栅极与晶体管nm2的栅极相连，晶体管nm7的栅极与晶体管nm5的漏极相连，晶体管pm6和晶体管nm8的连接节点为节点out2；第一输出驱动单元，其包括PMOS晶体管pm12、pm7、pm9、电阻res1、NMOS晶体管nm9、nm12、nm14和电阻res3，其中PMOS晶体管pm7、pm9、电阻res1、电阻res3、NMOS晶体管nm12、nm14依次串联在第一电源电压和接地端之间，PMOS晶体管pm12和NMOS晶体管nm9串联在晶体管pm7的栅极和晶体管nm14的栅极之间，PMOS晶体管pm12和NMOS晶体管nm9的连接节点与所述节点out1相连；第二输出驱动单元，其包括PMOS晶体管pm11、pm8、pm10、电阻res0、NMOS晶体管nm10、nm11、nm13和电阻res2，其中PMOS晶体管pm8、pm10、电阻res0、电阻res2、NMOS晶体管nm11、nm13依次串联在第一电源电压和接地端之间，PMOS晶体管pm11和NMOS晶体管nm10串联在晶体管pm8的栅极和晶体管nm13的栅极之间，晶体管pm12、pm11、pm10、pm9的栅极互联并与偏置电压相连，PMOS晶体管pm11和NMOS晶体管nm10的连接节点与所述节点out2相连，晶体管nm9、nm10、nm11、nm12的栅极互联并与偏置电压相连，电阻res0和res2的连接节点与电阻res1和res3的连接节点相连后形成输出端Dout，第一电源电压的电压值高于偏置电压的电压值。

进一步的，晶体管nm3的栅极接收输入信号Din，晶体管nm5的栅极接收输入信号Din的反相信号Dinb。

进一步的，所述大摆幅驱动器还包括有NMOS晶体管nm4和nm6，其中晶体管nm4与晶体管nm3并联，晶体管nm6与晶体管nm5并联，输入信号Din依次经过第一反相器形成反相信号Dinb，再经过第二反相器形成延迟信号Din_dly，再经过第三反相器形成反相信号Dinb的延迟信号Dinb_dly，晶体管nm3的栅极接收输入信号Din，晶体管nm5的栅极接收输入信号Din的反相信号Dinb，晶体管nm4的栅极接收输入信号Din的延迟信号Din_dly，晶体管nm6的栅极接收反相信号Dinb的延迟信号Dinb_dly。

进一步的，各个晶体管的耐压低于第一电源电压。

进一步的，晶体管pm1的源极与第一电源电压相连，晶体管pm1的漏极与晶体管pm3的源极相连，晶体管pm3的漏极与晶体管nm1的漏极相连，晶体管nm1的源极与晶体管nm3的漏极相连，晶体管nm3的源极与接地端相连，晶体管pm2的源极与第一电源电压相连，晶体管pm2的漏极与晶体管pm4的源极相连，晶体管pm4的漏极与晶体管nm2的漏极相连，晶体管nm2的源极与晶体管nm5的漏极相连，晶体管nm5的源极与接地端相连；晶体管pm5的源极与第一电源电压相连，晶体管pm5的漏极与晶体管pm6的源极相连，晶体管pm6的漏极与晶体管nm8的漏极相连，晶体管nm8的源极与晶体管nm7的漏极相连，晶体管nm7的源极与接地端相连；晶体管pm7的源极与第一电源电压相连，晶体管pm7的漏极与晶体管pm9的源极相连，晶体管pm9的漏极通过电阻res1和res3与晶体管nm12的漏极相连，晶体管nm12的源极与晶体管nm14的漏极相连，晶体管nm14的源极与接地端相连；晶体管pm8的源极与第一电源电压相连，晶体管pm8的漏极与晶体管pm10的源极相连，晶体管pm10的漏极通过电阻res0和res2与晶体管nm11的漏极相连，晶体管nm11的源极与晶体管nm13的漏极相连，晶体管nm13的源极与接地端相连；晶体管pm12的源极与晶体管pm7的栅极相连，晶体管pm12的漏极与晶体管nm9的漏极相连，晶体管nm9的源极与晶体管nm14的栅极相连，晶体管pm11的源极与晶体管pm8的栅极相连，晶体管pm11的漏极与晶体管nm10的漏极相连，晶体管nm10的源极与晶体管nm13的栅极相连。

进一步的，各个NMOS晶体管的衬体与接地端相连，各个PMOS晶体管的衬体与第一电源电压相连。

与现有技术相比，本发明利用低压器件实现大摆幅的输出。

【附图说明】

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：

图1a和图1b示出了PMOS晶体管和NMOS晶体管的器件示意图；

图2为本发明在一个实施例中的大摆幅驱动器的电路示意图。

【具体实施方式】

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。除非特别说明，本文中的连接、相连、相接的表示电性连接的词均表示直接或间接电性相连。

图2为本发明在一个实施例中的采用低压器件的大摆幅驱动器200的电路示意图，该大摆幅驱动器200也可以被称为输出驱动器或输出驱动电路，低压器件是指该器件的耐压低于第一电源电压VDDH。如图2所述的，所述采用低压器件的大摆幅驱动器包括电平提升电路、复制反相电路、第一输出驱动单元和第二输出驱动单元。

其中，所述电平提升电路包括PMOS晶体管pm1、pm2、pm3、pm4，NMOS晶体管nm1、nm2、nm3和nm5，其中PMOS晶体管pm1、pm3、NMOS晶体管nm1和nm3依次串联于第一电源电压VDDH和接地端GND之间，PMOS晶体管pm2、pm4、NMOS晶体管nm2和nm5依次串联于第一电源电压VDDH和接地端GND之间。晶体管pm1的栅极与晶体管pm2的漏极(节点b)相连，晶体管pm2的栅极与晶体管pm1的漏极(节点a)相连，晶体管pm3的栅极与晶体管pm4的栅极相连后与偏置电压Vbais18v相连，晶体管nm1的栅极与晶体管nm2的栅极相连后与偏置电压Vbais18v相连，晶体管pm3和晶体管nm1的连接节点为节点out1。

所述复制反相电路包括PMOS晶体管pm5、pm6、NMOS晶体管nm8和nm7，其中PMOS晶体管pm5、pm6、NMOS晶体管nm8和nm7依次串联于第一电源电压VDDH和接地端GND之间，晶体管pm5的栅极与晶体管pm2的漏极相连，晶体管pm6的栅极与晶体管pm4的栅极相连，晶体管nm8的栅极与晶体管nm2的栅极相连，晶体管nm7的栅极与晶体管nm5的漏极(节点d)相连，晶体管pm6和晶体管nm8的连接节点为节点out2。

第一输出驱动单元包括PMOS晶体管pm12、pm7、pm9、电阻res1、NMOS晶体管nm9、nm12、nm14和电阻res3，其中PMOS晶体管pm7、pm9、电阻res1、电阻res3、NMOS晶体管nm12、nm14依次串联在第一电源电压和接地端之间，PMOS晶体管pm12和NMOS晶体管nm9串联在晶体管pm7的栅极和晶体管nm14的栅极之间，PMOS晶体管pm12和NMOS晶体管nm9的连接节点与所述节点out1相连。

第二输出驱动单元包括PMOS晶体管pm11、pm8、pm10、电阻res0、NMOS晶体管nm10、nm11、nm13和电阻res2，其中PMOS晶体管pm8、pm10、电阻res0、电阻res2、NMOS晶体管nm11、nm13依次串联在第一电源电压和接地端之间，PMOS晶体管pm11和NMOS晶体管nm10串联在晶体管pm8的栅极和晶体管nm13的栅极之间，晶体管pm12、pm11、pm10、pm9的栅极互联并与偏置电压相连，PMOS晶体管pm11和NMOS晶体管nm10的连接节点与所述节点out2相连。晶体管nm9、nm10、nm11、nm12的栅极互联并与偏置电压Vbais18v相连，电阻res0和res2的连接节点与电阻res1和res3的连接节点相连后形成输出端Dout。

第一电源电压VDDH的电压值高于偏置电压Vbais18v的电压值。在一个实施例中，VDDH的电压值为3.3v，Vbais18v的电压值为1.8v。晶体管nm3的栅极接收输入信号Din，晶体管nm5的栅极接收输入信号Din的反相信号Dinb。输入信号Din和输入信号Din的反相信号Dinb的幅度可以为0-1.8v之间，比如在0-0.9v之间。各个PMOS晶体管和NMOS的耐压为1.8v，也就是说，各个晶体管为1.8v的晶体管，其漏、源、栅之间的压差不超过1.8v。

具体的，晶体管pm1的源极与第一电源电压VDDH相连，晶体管pm1的漏极与晶体管pm3的源极相连，晶体管pm3的漏极与晶体管nm1的漏极相连，晶体管nm1的源极(节点c)与晶体管nm3的漏极相连，晶体管nm3的源极与接地端GND相连。晶体管pm2的源极与第一电源电压VDDH相连，晶体管pm2的漏极与晶体管pm4的源极相连，晶体管pm4的漏极与晶体管nm2的漏极相连，晶体管nm2的源极(节点d)与晶体管nm5的漏极相连，晶体管nm5的源极与接地端GND相连。晶体管pm5的源极与第一电源电压相连，晶体管pm5的漏极与晶体管pm6的源极相连，晶体管pm6的漏极与晶体管nm8的漏极相连，晶体管nm8的源极与晶体管nm7的漏极相连，晶体管nm7的源极与接地端相连。晶体管pm7的源极与第一电源电压相连，晶体管pm7的漏极与晶体管pm9的源极相连，晶体管pm9的漏极通过电阻res1和res3与晶体管nm12的漏极相连，晶体管nm12的源极与晶体管nm14的漏极相连，晶体管nm14的源极与接地端相连。晶体管pm8的源极与第一电源电压相连，晶体管pm8的漏极与晶体管pm10的源极相连，晶体管pm10的漏极通过电阻res0和res2与晶体管nm11的漏极相连，晶体管nm11的源极与晶体管nm13的漏极相连，晶体管nm13的源极与接地端相连。晶体管pm12的源极与晶体管pm7的栅极相连，晶体管pm12的漏极与晶体管nm9的漏极相连，晶体管nm9的源极与晶体管nm14的栅极相连。晶体管pm11的源极与晶体管pm8的栅极相连，晶体管pm11的漏极与晶体管nm10的漏极相连，晶体管nm10的源极与晶体管nm13的栅极相连。

没有特别的说明，各个NMOS晶体管的衬体与接地端相连，各个PMOS晶体管的衬体与第一电源电压相连。

下面介绍一下该大摆幅驱动器200的工作原理。

此例中，设定VDDH为3.3v,Vbias18v为1.8v，其中Vbias18v可以是芯片外接的1.8v的电源电压，也可以是由3.3v分压得到的1.8v电压，或者是两种电压产生方式的某种组合。

该电平提升电路将0-1.8v以内的输入信号，转换成0-3.3v的输出信号out1和out3.

pm1和pm2为交插连接，实现高增益的负电阻负载。

pm3、pm4、pm6、pm12、pm11、pm10、pm9的存在使得它们的源极的电压不会低于其栅极的电压，即低于1.8v，这样可以保证了pm1、pm2、pm5、pm7、pm8的耐压不会高于1.8v。nm1、nm2、nm8、nm9、nm10、nm11、nm12的存在使得它们的源极的电压不会高于其栅极的电压，即高于1.8v，这样可以保证了nm3、nm5、nm7、nm13、nm14的耐压不会高于1.8v。

pm3和pm4的栅极接Vbias18v，是为了位置a、b节点的电平高于Vbia18v+Vthp，其中Vthp为PMOS管的开启阈值电压。这样pm1与pm2的任何两端的电压都不会超过VDDH-(Vbias18v+Vthp)＝3.3-1.8-0.4v<1.8v。假定Vthp＝0.4v，实际上由于亚阈值区导电，a，b节点的电压会接近Vbias18v。

nm1和nm2的作用是为了维持c、d节点的电压不超过Vbias18v,这样保证了nm3、nm5这两个NMOS管各自的任何两端的电压差不超过1.8v。

电平提升电路的输出节点out1与ou3的电压变化范围就变成0到3.3v。因为根据工艺角的变化，PMOS与NMOS之间的驱动可能会变得不平衡，生成的out1、out3可能会上升时间与下降时间不一致。另外，当Din＝1和Dinb＝0时，nm3导通，nm5关闭。由于nm3的导通，out1点的电压被拉到0，a节点电压被拉低到Vbias18v附近，进而pm2导通，将b节点和out3拉高到VDDH，d节点电压拉高到Vbias18v附近。如上所述，out3的电压的上升是要经过一定的延迟后才发生的，所以上升会比out1的下降慢很多。相反，当Din＝0和Dinb＝1时，out1的上升时间比out3的下降时间要长很多。如果利用out1直接去驱动最后的输出级，最后输出的信号就会出现上升与下降时间的不匹配，也不能保证差分数据的交错点不在中间。

Pm5、pm6、nm7和nm8是为了产生一个与信号out1同相，但相对有一定延时的out2。通过利用out1节点的信号来驱动第一输出驱动单元，利用out2节点的信号来驱动第二输出驱动单元，得到最终的平均上升时间和下降时间，从而保证了最后输出信号Dout的上升时间与下降时间的匹配，也能保证最后的交错点在中间电压。

在另一个实施例中，所述大摆幅驱动器200还包括有NMOS晶体管nm4和nm6。其中晶体管nm4与晶体管nm3并联，晶体管nm6与晶体管nm5并联。输入信号Din依次经过第一反相器形成反相信号Dinb，再经过第二反相器形成延迟信号Din_dly，再经过第三反相器形成反相信号Dinb的延迟信号Dinb_dly。晶体管nm3的栅极接收输入信号Din，晶体管nm5的栅极接收输入信号Din的反相信号Dinb，晶体管nm4的栅极接收输入信号Din的延迟信号Din_dly，晶体管nm6的栅极接收反相信号Dinb的延迟信号Dinb_dly。

在本发明中，“连接”、相连、“连”、“接”等表示电性相连的词语，如无特别说明，则表示直接或间接的电性连接，比如经过一个逻辑电路，比如缓冲器或反相器，再比如经过一个电阻等。

需要指出的是，熟悉该领域的技术人员对本发明的具体实施方式所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式。

Claims (6)

1.一种采用低压器件的大摆幅驱动器，其特征在于，其包括：

电平提升电路，其包括PMOS晶体管pm1、pm2、pm3、pm4，NMOS晶体管nm1、nm2、nm3和nm5，其中PMOS晶体管pm1、pm3，NMOS晶体管nm1和nm3依次串联于第一电源电压和接地端之间，PMOS晶体管pm2、pm4，NMOS晶体管nm2和nm5依次串联于第一电源电压和接地端之间，晶体管pm1的栅极与晶体管pm2的漏极相连，晶体管pm2的栅极与晶体管pm1的漏极相连，晶体管pm3的栅极与晶体管pm4的栅极相连后与偏置电压相连，晶体管nm1的栅极与晶体管nm2的栅极相连后与偏置电压相连，晶体管pm3和晶体管nm1的连接节点为节点out1；

复制反相电路，其包括PMOS晶体管pm5、pm6，NMOS晶体管nm8和nm7，其中PMOS晶体管pm5、pm6，NMOS晶体管nm8和nm7依次串联于第一电源电压和接地端之间，晶体管pm5的栅极与晶体管pm2的漏极相连，晶体管pm6的栅极与晶体管pm4的栅极相连，晶体管nm8的栅极与晶体管nm2的栅极相连，晶体管nm7的栅极与晶体管nm5的漏极相连，晶体管pm6和晶体管nm8的连接节点为节点out2；

第一输出驱动单元，其包括PMOS晶体管pm12、pm7、pm9、电阻res1、NMOS晶体管nm9、nm12、nm14和电阻res3，其中PMOS晶体管pm7、pm9、电阻res1、电阻res3、NMOS晶体管nm12、nm14依次串联在第一电源电压和接地端之间，PMOS晶体管pm12和NMOS晶体管nm9串联在晶体管pm7的栅极和晶体管nm14的栅极之间，PMOS晶体管pm12和NMOS晶体管nm9的连接节点与所述节点out1相连；

第二输出驱动单元，其包括PMOS晶体管pm11、pm8、pm10、电阻res0、NMOS晶体管nm10、nm11、nm13和电阻res2，其中PMOS晶体管pm8、pm10、电阻res0、电阻res2、NMOS晶体管nm11、nm13依次串联在第一电源电压和接地端之间，PMOS晶体管pm11和NMOS晶体管nm10串联在晶体管pm8的栅极和晶体管nm13的栅极之间，晶体管pm12、pm11、pm10、pm9的栅极互联并与偏置电压相连，PMOS晶体管pm11和NMOS晶体管nm10的连接节点与所述节点out2相连，晶体管nm9、nm10、nm11、nm12的栅极互联并与偏置电压相连，电阻res0和res2的连接节点与电阻res1和res3的连接节点相连后形成输出端Dout，

第一电源电压的电压值高于偏置电压的电压值。

2.根据权利要求1所述的采用低压器件的大摆幅驱动器，其特征在于，

晶体管nm3的栅极接收输入信号Din，晶体管nm5的栅极接收输入信号Din的反相信号Dinb。

3.根据权利要求1所述的采用低压器件的大摆幅驱动器，其特征在于，其还包括有NMOS晶体管nm4和nm6，

其中晶体管nm4与晶体管nm3并联，晶体管nm6与晶体管nm5并联，输入信号Din依次经过第一反相器形成反相信号Dinb，再经过第二反相器形成延迟信号Din_dly，再经过第三反相器形成反相信号Dinb的延迟信号Dinb_dly，

晶体管nm3的栅极接收输入信号Din，晶体管nm5的栅极接收输入信号Din的反相信号Dinb，

晶体管nm4的栅极接收输入信号Din的延迟信号Din_dly，

晶体管nm6的栅极接收反相信号Dinb的延迟信号Dinb_dly。

4.根据权利要求1所述的采用低压器件的大摆幅驱动器，其特征在于，各个晶体管的耐压低于第一电源电压。

5.根据权利要求1所述的采用低压器件的大摆幅驱动器，其特征在于，

晶体管pm1的源极与第一电源电压相连，晶体管pm1的漏极与晶体管pm3的源极相连，晶体管pm3的漏极与晶体管nm1的漏极相连，晶体管nm1的源极与晶体管nm3的漏极相连，晶体管nm3的源极与接地端相连，

晶体管pm2的源极与第一电源电压相连，晶体管pm2的漏极与晶体管pm4的源极相连，晶体管pm4的漏极与晶体管nm2的漏极相连，晶体管nm2的源极与晶体管nm5的漏极相连，晶体管nm5的源极与接地端相连；

晶体管pm5的源极与第一电源电压相连，晶体管pm5的漏极与晶体管pm6的源极相连，晶体管pm6的漏极与晶体管nm8的漏极相连，晶体管nm8的源极与晶体管nm7的漏极相连，晶体管nm7的源极与接地端相连；

晶体管pm7的源极与第一电源电压相连，晶体管pm7的漏极与晶体管pm9的源极相连，晶体管pm9的漏极通过电阻res1和res3与晶体管nm12的漏极相连，晶体管nm12的源极与晶体管nm14的漏极相连，晶体管nm14的源极与接地端相连；

晶体管pm8的源极与第一电源电压相连，晶体管pm8的漏极与晶体管pm10的源极相连，晶体管pm10的漏极通过电阻res0和res2与晶体管nm11的漏极相连，晶体管nm11的源极与晶体管nm13的漏极相连，晶体管nm13的源极与接地端相连；

晶体管pm12的源极与晶体管pm7的栅极相连，晶体管pm12的漏极与晶体管nm9的漏极相连，晶体管nm9的源极与晶体管nm14的栅极相连，

晶体管pm11的源极与晶体管pm8的栅极相连，晶体管pm11的漏极与晶体管nm10的漏极相连，晶体管nm10的源极与晶体管nm13的栅极相连。

6.根据权利要求1所述的采用低压器件的大摆幅驱动器，其特征在于，各个NMOS晶体管的衬体与接地端相连，各个PMOS晶体管的衬体与第一电源电压相连。