CN104916331A - 基于形状的存储器测试方法及测试电路 - Google Patents
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Abstract
本发明提供一种基于形状的存储器测试方法，判断基于存储器物理形状的边界存储区域和中间存储区域，并同时生成测试激励文件、期望测试响应文件以及激励和物理位置映射关系表并送往芯片上的存储器测试电路进行测试，所述测试激励文件使边界存储区域的测试强度高于中间存储区域的测试强度；测试时将读数据和所述期望测试响应文件的期望值进行对比,如果一致则说明测试通过，如果不一致则说明测试失败，然后将测试结果送往芯片外部，在测试结果为测试失败时,读取所述激励和物理位置映射关系文件的内容,来获取当前地址对应的物理位置,并把出现缺陷的物理位置信息送出芯片外部。如此提高了存储单元测试出缺陷芯片的概率，反馈得到出现缺陷的具体比特的物理位置。
Description
技术领域
本发明涉及一种基于形状的存储器测试方法及测试电路。
背景技术
存储器单元是SOC芯片的重要组成部分,如果存储器单元在生产过程中出现缺陷,会影响到整个芯片的正常使用.而存储器单元由于其设计的复杂度高,通常是整个芯片中最容易出现缺陷的电路部分.所以目前通常的做法是在芯片的设计阶段加入BIST(build in self test,自建内测试)电路,然后在芯片生产完成后,使用BIST电路对内部存储器进行测试,并输出测试结果，以此筛选出存储器单元有缺陷的芯片。
但目前的BIST电路有一个问题,就是并没有根据存储器的实际物理形状做出相应的重点测试,而是对存储器单元中所有的比特都进行相同强度的测试。由于每种测试算法都有其测试强度，用于发现不同的缺陷类型,但是测试强度越强的算法(比如对同一地址进行多次不同类型数据的读写操作,通过不同的器件翻转动作类型来覆盖不同类型的存储器件缺陷)所对应的测试时间也越长,所以出于测试成本考虑，对存储器单元中所有比特使用相同算法的情况下,只能选用强度适中的测试算法，这就造成无法覆盖全部类型的缺陷类型,造成部分坏片不能被筛选出来。同时,由于存储器单元在实际芯片版图中都是有具体的形状的,由于芯片制造的特点,存储器内部都是类似的器件,而边界之外就是其他类型的逻辑器件或者连线,所以在存储器单元的边界出现制造缺陷的概率远大于存储器单元中心位置。
所以出于以上的原因,本发明提出了一种基于存储器单元形状的BIST测试电路设计和使用方法,针对存储器单元的边界加强了测试强度,提高了存储器单元测试出缺陷芯片的概率,并且可以使测试成本基本保持不变。
发明内容
本发明要解决的技术问题之一，在于提供一种基于形状的存储器测试方法，加强对存储器单元边界测试，提高了存储单元测试出缺陷芯片的概率。
本发明要解决的技术问题之一是这样实现的：一种基于形状的存储器测试方法，包括如下步骤：
步骤10、根据用户的配置产生存储器的设计信息，该设计信息包括存储器的大小、深度、物理形状以及行列信息；
步骤20、根据行列信息来提取判断处在存储器物理形状边界上的存储器地址范围，处于该地址范围的区域为边界存储区域，边界存储区域围成的部分为中间存储区域；
步骤30、根据测试强度配置文件，分别对边界存储区域进行高测试强度的测试激励生成，而对中间存储区域进行普通的测试激励生成，然后把测试激励汇总成最终完成的该存储器的测试激励文件，并同时生成期望测试响应文件以及激励和物理位置映射关系表；其中所述的测试激励汇总就是把每个地址的测试激励顺序排列放置，最终产生一个测试序列；
步骤40、将所述测试激励文件、所述期望测试响应文件以及所述激励和物理位置映射关系表送往芯片上的存储器测试电路进行测试；该存储器测试电路包括依次连接的BIST控制器、存储单元读写控制器、测试结果判断单元以及缺陷位置判断单元，所述存储单元读写控制器连接待测试的存储器；
(1)所述BIST控制器控制根据所述测试激励文件来控制所述存储单元读写控制器来对存储器的边界存储区域和中间存储区域分别进行各种算法数据的读写操作，所述测试激励文件使边界存储区域的测试强度高于中间存储区域的测试强度；并由所述存储单元读写控制器将读数据送往所述测试结果判断单元；
(2)所述测试结果判断单元将读数据和所述期望测试响应文件的期望值进行对比,如果一致则说明测试通过，如果不一致则说明测试失败，然后将测试结果送往芯片外部，同时将测试结果和当前测试地址送往缺陷位置判断单元；
(3)缺陷位置判断单元接收所述测试结果,并在测试结果为测试失败时,读取所述激励和物理位置映射关系文件的内容,来获取当前地址对应的物理位置,并把出现缺陷的物理位置信息送出芯片外部。
进一步的，所述步骤20中，所述处在存储器物理形状边界上的存储器地址范围的判断方法为：
上边界为地址0到列数值减1；
下边界地址范围为最大地址到最大地址往回减列数值再减1；
左边界为列数值乘以N，其中N为0到行数值减1的全部整数；
右边界为列数值减1之后乘以M，其中M为1到行数值的全部整数；
所述列数值为行列信息的列数值，行数值为行列信息的行数值。
本发明要解决的技术问题之二，在于提供一种基于形状的存储器测试电路，加强对存储器单元边界测试，提高了存储单元测试出缺陷芯片的概率。
本发明要解决的技术问题之二是这样实现的：一种基于形状的存储器测试电路，包括依次连接的BIST控制器、存储单元读写控制器、测试结果判断单元以及缺陷位置判断单元，所述存储单元读写控制器连接待测试的存储器；
所述BIST控制器控制根据测试激励文件来控制所述存储单元读写控制器来对存储器的边界存储区域和中间存储区域分别进行各种算法数据的读写操作，所述测试激励文件使边界存储区域的测试强度高于中间存储区域的测试强度；并由所述存储单元读写控制器将读数据送往所述测试结果判断单元；
所述测试结果判断单元将所述读数据和期望测试响应文件的期望值进行对比,如果一致则说明测试通过，如果不一致则说明测试失败，然后将测试结果送往芯片外部，同时将测试结果和当前测试地址送往所述缺陷位置判断单元；
所述缺陷位置判断单元接收测试结果,并在测试结果为测试失败时,读取激励和物理位置映射关系文件的内容,来获取当前地址对应的物理位置,并把出现缺陷的物理位置信息送出芯片外部。
本发明具有如下优点：
1、针对存储单元的边界加强了测试强度，提高了存储单元测试出缺陷芯片的概率；
2、并且可以使测试成本基本保持不变；
3、根据测试结果,可以反馈得到出现缺陷的具体比特的物理位置,可以用于芯片生产厂改进和调整工艺以持续提高芯片良率。
附图说明
下面参照附图结合实施例对本发明作进一步的说明。
图1为本发明测试方法软件模块的执行流程图。
图2为本发明测试方法中边界存储区域和中间存储区域激励区别示意图。
图3为本发明测试电路原理结构框图。
具体实施方式
如图1所法，本发明要的基于形状的存储器测试方法，包括如下步骤：
步骤10、根据用户的配置产生存储器的设计信息，该设计信息包括存储器的大小、深度、物理形状以及行列信息；该步骤可由存储器生成工具完成；
步骤20、根据行列信息来提取判断处在存储器物理形状边界上的存储器地址范围，处于该地址范围的区域为边界存储区域，边界存储区域围成的部分为中间存储区域，该步骤可由边界区域判断单元完成；其中，所述处在存储器物理形状边界上的存储器地址范围的判断方法为：
上边界为地址0到列数值减1；
下边界地址范围为最大地址到最大地址往回减列数值再减1；
左边界为列数值乘以N，其中N为0到行数值减1的全部整数；
右边界为列数值减1之后乘以M，其中M为1到行数值的全部整数；
所述列数值为行列信息的列数值，行数值为行列信息的行数值。
比如：一个1024×32bit的存储器,生成的行列信息为8行×128列,那么存储器物理形状的各方向边界如下：
上边地址范围为0～127；
下边地址范围为896～1023；
左边界地址为128xN，(N＝0,1,2,3,4,5,6,7)；
右边界地址为127xM，(M＝1,2,3,4,5,6,7,8)。
步骤30、根据测试强度配置文件，如图2所示，分别对边界存储区域进行高测试强度的测试激励生成，而对中间存储区域进行普通的测试激励生成，然后把测试激励汇总成最终完成的该存储器的测试激励文件，并同时生成期望测试响应文件以及激励和物理位置映射关系表；其中所述的测试激励汇总就是把每个地址的测试激励顺序排列放置，最终产生一个测试序列；该步骤可由测试激励产生单元完成；
步骤40、将所述测试激励文件、所述期望测试响应文件以及所述激励和物理位置映射关系表送往芯片上的存储器测试电路进行测试；
如图3所示，该存储器测试电路包括依次连接的BIST控制器、存储单元读写控制器、测试结果判断单元以及缺陷位置判断单元，所述存储单元读写控制器连接待测试的存储器；
(1)所述BIST控制器控制根据所述测试激励文件来控制所述存储单元读写控制器来对存储器的边界存储区域和中间存储区域分别进行各种算法数据的读写操作，所述测试激励文件使边界存储区域的测试强度高于中间存储区域的测试强度；并由所述存储单元读写控制器将读数据送往所述测试结果判断单元；
(2)所述测试结果判断单元将读数据和所述期望测试响应文件的期望值进行对比,如果一致则说明测试通过，如果不一致则说明测试失败，然后将测试结果送往芯片外部，同时将测试结果和当前测试地址送往缺陷位置判断单元；
(3)缺陷位置判断单元接收所述测试结果,并在测试结果为测试失败时,读取所述激励和物理位置映射关系文件的内容,来获取当前地址对应的物理位置,并把出现缺陷的物理位置信息送出芯片外部。
最后，测试人员即可根据输出的测试结果判断芯片的存储器是否出现缺陷,并在出现缺陷的芯片上可以根据缺陷位置信息输出,来判断出现缺陷的具体位置,以用于芯片生产厂改进和调整工艺以持续提高芯片良率。
虽然以上描述了本发明的具体实施方式，但是熟悉本技术领域的技术人员应当理解，我们所描述的具体的实施例只是说明性的，而不是用于对本发明的范围的限定，熟悉本领域的技术人员在依照本发明的精神所作的等效的修饰以及变化，都应当涵盖在本发明的权利要求所保护的范围内。
Claims (3)
1.一种基于形状的存储器测试方法，其特征在于：包括如下步骤
步骤10、根据用户的配置产生存储器的设计信息，该设计信息包括存储器的大小、深度、物理形状以及行列信息；
步骤20、根据行列信息来提取判断处在存储器物理形状边界上的存储器地址范围，处于该地址范围的区域为边界存储区域，边界存储区域围成的部分为中间存储区域；
步骤30、根据测试强度配置文件，分别对边界存储区域进行高测试强度的测试激励生成，而对中间存储区域进行普通的测试激励生成，然后把测试激励汇总成最终完成的该存储器的测试激励文件，并同时生成期望测试响应文件以及激励和物理位置映射关系表；其中所述的测试激励汇总就是把每个地址的测试激励顺序排列放置，最终产生一个测试序列；
步骤40、将所述测试激励文件、所述期望测试响应文件以及所述激励和物理位置映射关系表送往芯片上的存储器测试电路进行测试；该存储器测试电路包括依次连接的BIST控制器、存储单元读写控制器、测试结果判断单元以及缺陷位置判断单元，所述存储单元读写控制器连接待测试的存储器；
(1)所述BIST控制器控制根据所述测试激励文件来控制所述存储单元读写控制器来对存储器的边界存储区域和中间存储区域分别进行各种算法数据的读写操作，所述测试激励文件使边界存储区域的测试强度高于中间存储区域的测试强度；并由所述存储单元读写控制器将读数据送往所述测试结果判断单元；
(2)所述测试结果判断单元将读数据和所述期望测试响应文件的期望值进行对比,如果一致则说明测试通过，如果不一致则说明测试失败，然后将测试结果送往芯片外部，同时将测试结果和当前测试地址送往缺陷位置判断单元；
(3)缺陷位置判断单元接收所述测试结果,并在测试结果为测试失败时,读取所述激励和物理位置映射关系文件的内容,来获取当前地址对应的物理位置,并把出现缺陷的物理位置信息送出芯片外部。
2.根据权利要求1所述的基于形状的存储器测试方法，其特征在于：所述步骤20中，所述处在存储器物理形状边界上的存储器地址范围的判断方法为：
上边界为地址0到列数值减1；
下边界地址范围为最大地址到最大地址往回减列数值再减1；
左边界为列数值乘以N，其中N为0到行数值减1的全部整数；
右边界为列数值减1之后乘以M，其中M为1到行数值的全部整数；
所述列数值为行列信息的列数值，行数值为行列信息的行数值。
3.一种基于形状的存储器测试电路，其特征在于：包括依次连接的BIST控制器、存储单元读写控制器、测试结果判断单元以及缺陷位置判断单元，所述存储单元读写控制器连接待测试的存储器；
所述BIST控制器控制根据测试激励文件来控制所述存储单元读写控制器来对存储器的边界存储区域和中间存储区域分别进行各种算法数据的读写操作，所述测试激励文件使边界存储区域的测试强度高于中间存储区域的测试强度；并由所述存储单元读写控制器将读数据送往所述测试结果判断单元；
所述测试结果判断单元将所述读数据和期望测试响应文件的期望值进行对比,如果一致则说明测试通过，如果不一致则说明测试失败，然后将测试结果送往芯片外部，同时将测试结果和当前测试地址送往所述缺陷位置判断单元；
所述缺陷位置判断单元接收测试结果,并在测试结果为测试失败时,读取激励和物理位置映射关系文件的内容,来获取当前地址对应的物理位置,并把出现缺陷的物理位置信息送出芯片外部。
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| CN104916331A true CN104916331A (zh) | 2015-09-16 |
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Family
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| CN201510333296.3A Active CN104916331B (zh) | 2015-06-16 | 2015-06-16 | 基于形状的存储器测试方法及测试电路 |
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