CN104569791A - Ip硬核无损测试结构及其实现方法 - Google Patents
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Abstract
本发明提供了一种IP硬核无损测试结构，包括：半导体自动测试设备和通用片上系统，被测IP硬核内嵌于所述通用片上系统上，所述半导体自动测试设备与所述通用片上系统之间电信连接，所述片上评估系统内嵌有评测电路，所述评测电路与所述被测IP硬核之间设置有一反馈单元。通过所述通用片上系统的评测电路与所述半导体自动测试设备，直接对被测IP硬核进行裸芯片测试，并且通过所述反馈单元，对由所述评测电路引起的时延进行补偿。采用裸芯片无损测试技术，避免了传统封装后测试带来的缺陷误差，保障被测IP硬核测试结果的合理性和有效性。
Description
技术领域
本发明涉及集成电路测试技术领域，尤其是一种IP硬核无损测试结构及其实现方法。
背景技术
当前国际上90％以上的SoC(System on Chip，片上系统)都是采用以IP为主而进行设计的，基于IP(Intelligent Property，知识产权)的设计是高集成度SoC芯片的主流设计方法。因此IP的正确性，直接决定了SoC的功能和性能；IP成为制约高性能集成电路、系统级芯片SoC发展的瓶颈。IP可分为软核、硬核、固核。其中，IP硬核(Hard IP Core)是基于物理描述并经过工艺验证的IP核。
IP硬核的测试主要是检验其正确性、可复用性等；与产品相比较，IP硬核的本质特征是可复用性，IP的系统适用度和设计成熟度是用户选择该IP的主要依据；IP的系统适用度直接决定了基于该IP能否快速进行SoC的研发；设计成熟度包括IP电路及IP模型的设计成熟度，其正确性直接决定了SoC功能和性能，不正确的模型会直接导致SoC设计失败。
通常IP硬核的评测是在封装后通过ATE(Automatic Test Equipment，半导体自动测试系统)采取类似于产品测试的方式进行评估，但是IP的参数，尤其是时序参数，是在芯片内部一定负载环境下的参数，由于Pad(键合垫)、键合引线、封装应力、材料等对IP硬核本身评测带来叠加影响，管脚性能不能精确表征IP性能，因此这样的测试结果不能精确表征IP硬核内部接口的功能及性能参数。
发明内容
本发明的目的在于提供一种IP硬核无损测试结构及其实现方法，以解决传统封装后测试带来缺陷误差的问题。
为了达到上述目的，本发明提供了一种IP硬核无损测试结构，包括：半导体自动测试设备和通用片上系统，被测IP硬核内嵌于所述通用片上系统上，所述半导体自动测试设备与所述通用片上系统之间电信连接，所述片上评估系统内嵌有评测电路，所述评测电路与所述被测IP硬核之间设置有一反馈单元；
所述所述评测电路包括：中心控制模块、激励模块、响应模块以及时序控制模块，所述中心控制模块通过与所述激励模块、所述响应模块结合，实现与所述被测IP硬核的互连及数据交互，所述时序控制模块将所述中心控制模块产生的时序施加到所述被测IP硬核。
优选的，在上述的IP硬核无损测试结构中，所述反馈单元对所述评测电路引起的延时进行补偿。
优选的，在上述的IP硬核无损测试结构中，所述被测IP通过控制总线与所述评测电路实现电信连接。
优选的，在上述的IP硬核无损测试结构中，所述控制总线包括AMBA片上总线协议、WISHBONE片上总线协议。
优选的，在上述的IP硬核无损测试结构中，所述被测IP硬核通过标准接口内嵌于所述通用片上系统上。
一种所述IP硬核无损测试结构的实现方法，包括以下步骤：
所述半导体自动测试设备生成一测试激励图案，生成所述测试激励图案所需的测试向量，并将所述测试激励图案发送到所述激励模块；
所述激励模块接收到所述测试激励图案后，所述中心控制模块产生所述测试激励图案的所述测试向量时序；
所述时序控制模块将所述测试向量时序施加到所述被测IP硬核，并控制所述被测IP硬核的所述测试向量时序；同时，所述时序控制模块可以采集被测IP硬核输出的时序信息，输出片内标准化时延脉冲信号给所述半导体自动测试设备；
在所述时序控制模块控制的时序下，对所述被测IP硬核进行测试。
优选的，在上述的IP硬核无损测试实现方法中，还包括以下步骤：所述被测IP硬核的响应信号通过所述反馈单元反馈给所述半导体自动测试设备。
优选的，在上述的IP硬核无损测试实现方法中，还包括以下步骤：所述被测IP硬核的响应信号反馈给所述响应模块，再由所述响应模块发送到所述半导体自动测试设备。
优选的，在上述的IP硬核无损测试实现方法中，所述测试激励图案包括被测IP功能测试图案。
优选的，在上述的IP硬核无损测试实现方法中，所述时序控制模块控制所述被测IP硬核的时序是通过以下步骤实现的：设置测试向量时序中的时序参数。
本发明提供的IP硬核无损测试结构及其实现方法，通过所述通用片上系统的评测电路与所述半导体自动测试设备，直接对被测IP硬核进行裸芯片测试，并且通过所述反馈单元，对由所述评测电路引起的时延进行补偿。采用裸芯片无损测试技术，避免了传统封装后测试带来的缺陷误差，保障被测IP硬核测试结果的合理性和有效性。
附图说明
图1为本发明实施例中IP硬核无损测试结构的示意图；
图2为本发明实施例中IP硬核无损测试方法的流程图；
图3为本发明实施例中所述SRAM IP硬核的测试时序图；
图中：101-半导体自动测试设备；102-通用片上系统；103-评测电路；104-被测IP硬核；105-中心控制模块；106-激励模块；107-时序控制模块；108-响应模块；109-反馈单元。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明提供了一种IP硬核无损测试结构，如图1所示，包括：半导体自动测试设备(ATE)101和通用片上系统102，被测IP硬核104通过标准接口内嵌于所述通用片上系统102上，所述半导体自动测试设备(ATE)101与所述通用片上系统102之间电信连接，所述片上评估系统102内嵌有评测电路103。
具体的，所述所述评测电路103包括：中心控制模块105、激励模块106、响应模块108以及时序控制模块107，所述中心控制模块105通过与所述激励模块106、所述响应模块108结合，实现与所述被测IP硬核104的互连及数据交互，所述时序控制模块107将所述中心控制模块105产生的时序施加到所述被测IP硬核104。
所述被测IP硬核104包括多种，例如SRAM IP硬核，DSP IP硬核、FLASHIP硬核、EEPROM IP硬核、AD/DA IP硬核、PLL IP硬核等。在本发明实施例中仅以SRAM IP硬核为例，本发明提供的IP硬核无损测试结构及其实现方法也适用于其它种类的IP硬核，此为本领域技术人员的所能理解的，在此不再赘述。
所述中心控制模块105通过施加合理外部控制激励和内部模拟控制程序，可向被测SRAM IP硬核104进行基本的读写和其他控制行为，并基于片上读写协议收集所述被测SRAM IP硬核104的测试响应信号以验证其功能正确性。所述中心控制模块105通过与所述评测电路103的激励模块106、响应模块108结合，实现与被测IP硬核104的互连及数据交互。此外，还可以通过所述中心控制模块105产生符合被测SRAM IP硬核104定义的端口控制与读写时序，收集其相应测试响应信号进行逻辑判断，以验证其功能。在功能验证的同时，协助所述时序控制模块107采集并获取所述被测SRAM IP硬核104的时序特征，作为所述SRAM IP硬核104评测的主要分析依据。
所述激励模块106和所述响应模块108自动生成用于所述被测SRAM IP硬核104面向特定总线协议所需要的接口信号、寄存器地址与译码分配机制及读写控制逻辑，从而实现与所述中心控制模块105的通信与集成。
通过所述时序控制模块107，可实现将所述中心控制模块105产生的时序施加到所述被测SRAM IP硬核104，其也可以在所述被测SRAM IP硬核104的输出端口采集信号时序信息，经过一定的分频或降频，向所述ATE101提供片内标准化时延输出脉冲，实现端口时序信息的精确测量。
进一步的，所述评测电路103与所述被测IP硬核104之间设置有一反馈单元109。所述反馈单元109对所述评测电路103引起的延时进行补偿。具体的，所述反馈单元109校正测试线路阻抗匹配、时延和寄生参数带来的测试偏差，补偿所述评测电路103的工艺、电压、温度、阻抗和噪声变化而引起的测量结果的不确定性，进而对上述评测电路103进行特征化(Characterization)、功能协议和电特性参数的测试等，保证所述评测电路103的正确性、准确性和可靠性。
所述被测IP硬核104通过控制总线与所述评测电路103实现电信连接。所述控制总线包括AMBA片上总线协议、WISHBONE片上总线协议。AMBA(Advanced Microcontroller Bus Architecture)总线协议是ARM公司设计的一种用于高性能嵌入式系统的总线标准。
Wishbone总线协议最先是由Silicore公司提出，现在己被移交给OpenCores组织维护，它通过在IP核之间建立一个通用接口完成互连。可以用于在软核、固核以及硬核之间进行互联。
如图2所示，具体的实现方法包括以下步骤：
S1：所述半导体自动测试设备101生成一测试激励图案，生成所述测试激励图案所需的测试向量，并将所述测试激励图案发送到所述激励模块106。
具体的，对于SRAM IP硬核，测试的关键在于施加测试向量的时序。利用所述ATE产生不同的测试激励图案，包括棋盘格、March(行进图)等，生成所需的测试向量，例如不同测试激励图案的擦、读、写。
S2：所述激励模块106接收到所述测试激励图案后，所述中心控制模块105产生所述测试激励图案的所述测试向量时序。
S3：所述时序控制模块107将所述测试向量时序施加到所述被测IP硬核104，并控制所述被测IP硬核104的所述测试向量时序。同时，所述时序控制模块可以采集被测IP硬核输出的时序信息，输出片内标准化时延脉冲信号给所述外部ATE。
所述时序控制模块107控制所述被测IP硬核104的时序是通过设置测试向量时序中的时序参数来实现的。
同时，所述时序控制模块107还可以采集被测IP硬核104输出的时序信息，经过一定的分频或降频处理后，输出片内标准化时延脉冲信号给所述外部ATE101。
具体的，针对所述SRAM IP硬核104，通过设置测试向量时序中的accesstime(一个地址周期开始到数据有效时间)，setup time(建立时间)，hold time(保持时间)等关键时序参数。
S4：在所述时序控制模块107控制的时序下，对所述被测IP硬核104进行测试。
具体的，图3示出了所述SRAM IP硬核的测试时序图，包括地址线(ADDRESS)和数据线(DATA OUT)，以access time(一个地址周期开始PREVIOUS DATA VALID到数据有效DATA VALID时间)为例，即tAA。按照测试规范要求，tAA最大值为12ns，首先，采用外部ATE生成测试激励棋盘格图案，然后通过所述时序控制模块对该测试图案设置时序参数tAA为0～12ns，步进0.1ns，每更改一次步进，就对所述SRAM IP硬核进行写棋盘格及读棋盘格功能测试一次，比较写入数据与读出数据，如果完全一致，则该测试项合格，记录tAA为当前设置时间；如果所有步进测试完毕，均不能得到写入数据与读出数据一致的结果，则记为该测试项失败，tAA不满足设计预期要求。从而实现对述SRAM IP硬核功能的无损测试。
进一步的，所述IP硬核无损测试实现方还包括以下步骤：所述被测IP硬核的响应信号通过所述反馈单元反馈给所述半导体自动测试设备，或者所述被测IP硬核的响应信号反馈给所述响应模块，再由所述响应模块发送到所述半导体自动测试设备。
由于access time(一个地址周期开始到数据有效时间)，setup time(建立时间)，hold time(保持时间)这些时序参数的值往往都很小，甚至可达ps级，所述ATE不支持该精度时序参数直接测试，就需要将该参数值先反馈给述响应模块，再由所述响应模块发送到所述半导体自动测试设备，实现对所述SRAM IP硬核性能的无损测试。
综上，在本发明实施例提供的IP硬核无损测试结构及其实现方法中，通过所述通用片上系统的评测电路与所述半导体自动测试设备，直接对被测IP硬核进行裸芯片测试，并且通过所述反馈单元，对由所述评测电路引起的时延进行补偿。采用裸芯片无损测试技术，避免了传统封装后测试带来的缺陷误差，保障被测IP硬核测试结果的合理性和有效性。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。
Claims (10)
1.一种IP硬核无损测试结构，其特征在于，包括：半导体自动测试设备和通用片上系统，被测IP硬核内嵌于所述通用片上系统上，所述半导体自动测试设备与所述通用片上系统之间电信连接，所述片上评估系统内嵌有评测电路，所述评测电路与所述被测IP硬核之间设置有一反馈单元；
所述所述评测电路包括：中心控制模块、激励模块、响应模块以及时序控制模块，所述中心控制模块通过与所述激励模块、所述响应模块结合，实现与所述被测IP硬核的互连及数据交互，所述时序控制模块将所述中心控制模块产生的时序施加到所述被测IP硬核。
2.如权利要求1所述的IP硬核无损测试结构，其特征在于，所述反馈单元对所述评测电路引起的延时进行补偿。
3.如权利要求1所述的IP硬核无损测试结构，其特征在于，所述被测IP通过控制总线与所述评测电路实现电信连接。
4.如权利要求3所述的IP硬核无损测试结构，其特征在于，所述控制总线包括AMBA片上总线协议、WISHBONE片上总线协议。
5.如权利要求1所述的IP硬核无损测试结构，其特征在于，所述被测IP硬核通过标准接口内嵌于所述通用片上系统上。
6.一种根据权利要求1中所述IP硬核无损测试结构的实现方法，其特征在于，包括以下步骤：
所述半导体自动测试设备生成一测试激励图案，生成所述测试激励图案所需的测试向量，并将所述测试激励图案发送到所述激励模块；
所述激励模块接收到所述测试激励图案后，所述中心控制模块产生所述测试激励图案的所述测试向量时序；
所述时序控制模块将所述测试向量时序施加到所述被测IP硬核，并控制所述被测IP硬核的所述测试向量时序；同时，所述时序控制模块可以采集被测IP硬核输出的时序信息，输出片内标准化时延脉冲信号给所述半导体自动测试设备；
在所述时序控制模块控制的时序下，对所述被测IP硬核进行测试。
7.如权利要求6所述的IP硬核无损测试实现方法，其特征在于，还包括以下步骤：所述被测IP硬核的响应信号通过所述反馈单元反馈给所述半导体自动测试设备。
8.如权利要求6所述的IP硬核无损测试实现方法，其特征在于，还包括以下步骤：所述被测IP硬核的响应信号反馈给所述响应模块，再由所述响应模块发送到所述半导体自动测试设备。
9.如权利要求6所述的IP硬核无损测试实现方法，其特征在于，所述测试激励图案包括被测IP的功能测试图案。
10.如权利要求6所述的IP硬核无损测试实现方法，其特征在于，所述时序控制模块控制所述被测IP硬核的时序是通过以下步骤实现的：设置测试向量时序中的时序参数。
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