CN104794253B - 实现芯片内部模拟模块无干扰供电的布图方法及其装置 - Google Patents
实现芯片内部模拟模块无干扰供电的布图方法及其装置 Download PDFInfo
- Publication number
- CN104794253B CN104794253B CN201410022825.3A CN201410022825A CN104794253B CN 104794253 B CN104794253 B CN 104794253B CN 201410022825 A CN201410022825 A CN 201410022825A CN 104794253 B CN104794253 B CN 104794253B
- Authority
- CN
- China
- Prior art keywords
- layer
- metal
- subring
- line
- layers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
本发明提供了实现芯片内部模拟模块无干扰供电的布图方法及其装置。该装置包括N个芯片和具有N层金属环的一电源环，第一层和第N层分别为单一金属环，第二层至N‑1层分别包括第一、第二和第三金属子环；电源环的第N层接地，第一层、第N层和第二层至N‑1层中的第一金属子环和第三金属子环通过通孔连接起来接地；第二层至N‑1部分层中的第二金属子环与接地层金属环隔开，作为信号线或者电源线；部分层的第三金属子环适当位置断开，信号线或者电源线通过断开处与芯片内部模拟模块相接。通过本发明可使芯片的长度和宽度各减少30um以上。有效地降低成本，提高模拟模块的精度。
Description
技术领域
本发明涉及半导体版图设计技术领域，尤其涉及实现芯片内部模拟模块无干扰供电的布图方法及其装置。
背景技术
系统级芯片内部有多个模拟模块，一般的电源规划方案采取点对点的方式，芯片电源会分布到芯片内部各个位置，浪费芯片资源，增加成本，增加芯片的金属层数。芯片中通用的模拟电源布线方法，一般采用从电源焊盘开始，用一条独立电源线从芯片的边上开始尽量远离噪声大的模块，走到模拟模块的位置，接到模拟模块电源上。电源线从芯片内部走，要穿过各种数字模块，会和数字模块的信号噪声耦合在一起，即使加上噪声屏蔽线，还是不可避免的会有小的噪声耦合信号耦合进去。另外电源线和衬底的噪声耦合也是非常大的，衬底的噪声会通过电源线耦合到精心设计的模拟电路中。
发明内容
本发明目的在于克服现有技术中存在的问题，从而提供一种实现芯片内部模拟模块无干扰供电的布图方法及其装置。
在第一方面，本发明提供了实现芯片内部模拟模块无干扰供电的布图方法。该方法包括：在芯片四周接口以外的空间做一电源环，所述芯片包括N个，所述电源环包括N层金属环，所述第一层和第N层分别为单一金属环，所述第二层至N-1层分别包括三个金属子环，分别为第一、第二和第三金属子环；将电源环的第N层接地，第一层、第N层和第二层至N-1层中的第一金属子环和第三金属子环通过通孔连接起来接地；将第二层至N-1部分层中的第二金属子环与接地层金属环隔开，作为信号线或者电源线；将所述部分层的第三金属子环适当位置断开，将信号线或者电源线通过断开处与芯片内部模拟模块相接。
在第二方面，本发明提供了实现芯片内部模拟模块无干扰供电的布图装置。该装置包括芯片和电源环，所述芯片四周接口以外的空间设有电源环，所述芯片包括N个，所述电源环包括N层金属环，所述第一层和第N层分别为单一金属环，所述第二层至N-1层分别包括三个金属子环，分别为第一、第二和第三金属子环；所述电源环的第N层接地，第一层、第N层和第二层至N-1层中的第一金属子环和第三金属子环通过通孔连接起；第二层至N-1部分层中的第二金属子环与接地层金属环隔开，作为信号线或者电源线；所述部分层的第三金属子环适当位置断开，将信号线或者电源线通过断开处与芯片内部模拟模块相接。
本发明通过在芯片四周的接口以外的空间设一电源环，电源环既可以给芯片内部模拟模块供电，也可以作为芯片的保护圈，来保护芯片。另外，电源线从芯片外部走，可避免与数字模块的信号噪声耦合在一起；避免电源线和衬底的噪声耦合。再者，通过本发明可以使芯片的长度和宽度各减少30UM以上，有效地降低成本，提高模拟模块的精度。
附图说明
图1是实现芯片内部模拟模块无干扰供电的布图装置的平面示意图；
图2是实现芯片内部模拟模块无干扰供电的布图装置的一实施例的部分立体示意图；
图3是图2的剖面示意图；
图4是实现芯片内部模拟模块无干扰供电的布图装置的第二实施例的部分剖面示意图；
图5是实现芯片内部模拟模块无干扰供电的布图装置的第三实施例的部分剖面示意图；
图6是实现芯片内部模拟模块无干扰供电的布图装置部分立体示意图；
图7是实现芯片内部模拟模块无干扰供电的布图的方法流程图。
具体实施方式
为了使本技术领域的人员更好的理解本发明实施例中的技术方案，并使本发明实施例的上述目的、特征和优点能够更加明显易懂，下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
图1是实现芯片内部模拟模块无干扰供电的布图装置的平面示意图。
如图1所示，本发明装置包括芯片1和电源环2，芯片1包括N个，电源环2包括N层金属环。电源环2设置在芯片1四周接口以外的空间，将芯片1包围起来。芯片1上有多个模拟模块，各芯片1上的模拟模块根据就近原则与电源环2相接，这样电源环2既可以给芯片1上的模拟模块供电，也可以作为芯片1的保护圈，保护芯片1。可使芯片1的长度和宽度各减少30um以上，降低成本，提高模拟模块的精度。
图2是实现芯片内部模拟模块无干扰供电的布图装置的一实施例的部立体示意图。
如图2所示，本实施例中电源环包括九层金属环，金属环层数根据工艺要求确定，材质为铜或铝。第一层12和第九层11分别为单一金属环，第二层至八层分别包括三个金属子环，分别为第一金属子环14、第二金属子环13和第三金属子环15。电源环的第九层11接地，第一层12、第九层11和第二层至八层中的第一金属子环14和第三金属子15环通过通孔16连接起来接地。第二层至八层中的第二金属子环13与接地层金属环隔开，并通过通孔16连接起来形成一条信号线或者电源线。
图3是图2中剖面示意图。
如图3所示，本实施例中电源环包括九层金属环。第一层12和第九层11分别为单一金属环，第二层至八层分别包括三个金属子环，分别为第一金属子环14、第二金属子环13和第三金属子环15。电源环的第九层11接地，第一层12、第九层11和第二层至八层中的第一金属子环14和第三金属子15环通过通孔16连接起来接地。第二层至八层中的第二金属子环13与接地层金属环隔开，并通过通孔16连接起来形成一条信号线或者电源线。第一层12和第九层11作为屏蔽线来保护信号线或者电源线。
若将信号线或者电源线引出，可通过将第二层至八层中任意一层中的第三金属子环15断开，如本实施例中将第五层17的第三金属子环15断开，将信号线或者电源线通过断开处与芯片内部模拟模块相接。
图4是实现芯片内部模拟模块无干扰供电的布图装置的第二实施例的部分剖面示意图。
如图4所示，当电源环的金属层数N为奇数时，第二层至N-1部分层中的第二金属子环13最多可以形成(N-1)/2信号线或者电源线。
如N=9时，最多形成4条信号线或者电源线。具体地：第一层12和第九层11分别为单一金属环，第二层至八层分别包括三个金属子环，分别为第一金属子环14、第二金属子环13和第三金属子环15。电源环的第九层11接地，第一层12、第九层11和第二层至八层中的第一金属子环14和第三金属子环15通过通孔16连接起来接地。第二层、第四层、第六层和第八层的第二金属子环13与接地层金属环隔开，用作信号线或电源线。第三层、第五层和第七层中的第二金属子环13分别与其左边的第一金属子环14和右边的第三金属子环15相接接地，作为屏蔽线以保护第二层、第四层、第六层和第八层中的用作信号线或者电源线的第二金属子环，形成4条信号线或者电源线。
若将信号线或者电源线引出，可通过将信号线或者电源线所在层数中的第三金属子环15断开，将信号线或者电源线通过断开处与芯片内部模拟模块相接。如本实施例中通过将第四层中的第三金属子环15断开，将第四层的信号线或者电源线通过断开处引出与芯片内部模拟模块相接。
需要说明的是，每条信号线或者电源线的上下层须为屏蔽线层，屏蔽层数可以是一层或者多层。
图5是实现芯片内部模拟模块无干扰供电的布图装置的第三实施例的部分剖面示意图。
如图5所示，当电源环的金属层数N为偶数时，第二层至N-1部分层中的第二金属子环最多可以形成(N-2)/2信号线或者电源线。
如当N=8时，可形成3条信号线或者电源线。具体地：第一层12和第八层18分别为单一金属环，第二层至七层分别包括三个金属子环，分别为第一金属子环14、第二金属子环13和第三金属子环15。电源环的第八层18接地，第一层12、第八层18和第二层至七层中的第一金属子环14和第三金属子环15通过通孔16连接起来接地。第三层、第五层和第七层的第二金属子环13与接地层金属环隔开，用作信号线或电源线。第二层、第四层和第六层中的第二金属子环13分别与其左边的第一金属子环14和右边的第三金属子环15相接接地，作为屏蔽线以保护第三层、第五层和第七层中的用作信号线或者电源线的第二金属子环13，形成3条信号线或者电源线。
若将信号线或者电源线引出，可通过将信号线或者电源线所在层数中的第三金属子环15断开，将信号线或者电源线通过断开处与芯片内部模拟模块相接。如本实施例中通过将第三层中的第三金属子环15断开，将第三层的信号线或者电源线通过断开处引出与芯片内部模拟模块相接。
需要说明的是，每条信号线或者电源线的上下层须为屏蔽线层。屏蔽层数可以是一层或者多层，当电源环的金属层数N为偶数、且需要形成最多条信号线或者电源线时，某一条信号线或者电源线的上屏蔽线层或者下屏蔽线层需要为两层。如本实施例中，将第二层与第一层相接接地，作为两条下屏蔽层保护第三层中用作信号线或者电源线的第二金属子环。
本领域的技术人员应明白，信号线或者电源线不限定与其对应层的芯片内部模拟模块相接，也可以跳着与其它层的芯片内部内部模拟模块相接。另外，在上述几个实施例中的第三金属子环适当位置断开是为了将信号线或者电源线引出，断开的第三金属环依然是个环形，见图6。
图6所示为一个3层金属环的电源环示意图，中间层的第二金属子环为电源线，上下层为屏蔽线层。上、下层分别和左、右边的第一金属子环和第三金属子环接一起，左边3层的第一金属子环接在一起、右边3层的第三金属子环也接一起，这样就形成了一个全封闭的空间，中间层的第二金属子环被上下左右的金属环包围起来，用作信号线向右走接入芯片内部。
图7是实现芯片内部模拟模块无干扰供电的布图的方法流程图。
在步骤701中，在芯片四周接口以外的空间做一电源环，芯片包括N个，电源环包括N层金属环，第一层和第N层分别为单一的金属环，第二层至N-1层分别包括三个金属子环，分别为第一、第二和第三金属子环。
在步骤702中，将步骤701中电源环的第N层接地，第一层、第N层和第二层至N-1层中的第一金属子环和第三金属子环通过通孔连接起来接地。
在步骤703中，将步骤702中电源环的第二层至N-1部分层中的第二金属子环与接地层金属环隔开，作为信号线或者电源线。
第二层至N-1部分层中的第二金属子环可以形成一条信号线或电源线，其中，部分层为第二层至N-1层。具体地：将第二层至N-1层中的第二金属子环与接地层金属环隔开；将第二层至N-1层中的第二金属子环通过通孔连接起来，形成一条信号线或电源线。
第二层至N-1部分层中的第二金属子环可以形成多条信号线或电源线，具体地：将第二层至第N-1一部分层中的第二金属子环与接地层金属环隔开，作为信号线或者电源线；将第二层至第N-1另一部分层中的第二金属子环与其同层的第一金属子环和第三金属子环相接接地，作为屏蔽线以保护信号线或者电源线。
在步骤704中，将步骤703中部分层的第三金属子环适当位置断开，将信号线或者电源线通过断开处与芯片内部模拟模块相接。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.实现芯片内部模拟模块无干扰供电的布图方法，其特征在于，所述方法包括以下步骤：
在芯片四周接口以外的空间做一电源环，所述芯片包括N个，所述电源环包括N层金属环，第一层和第N层分别为单一金属环，第二层至N-1层分别包括三个金属子环，分别为第一、第二和第三金属子环；
将所述电源环的第N层接地，第一层、第N层和第二层至N-1层中的第一金属子环和第三金属子环通过通孔连接起来接地；
将第二层至N-1部分层中的第二金属子环与接地层金属环隔开，作为信号线或者电源线；
将所述部分层的第三金属子环适当位置断开，将信号线或者电源线通过断开处与芯片内部模拟模块相接。
2.根据权利要求1所述的实现芯片内部模拟模块无干扰供电的布图方法，其特征在于，所述电源环的材质为铜或铝。
3.根据权利要求1所述的实现芯片内部模拟模块无干扰供电的布图方法，其特征在于，所述第二层至N-1部分层中的第二金属子环能够形成一条信号线或电源线，其中，部分层为第二层至N-1层，具体如下：
将第二层至N-1层中的第二金属子环与接地层金属环隔开；
将第二层至N-1层中的第二金属子环通过通孔连接起来，形成一条信号线或电源线。
4.根据权利要求1所述的实现芯片内部模拟模块无干扰供电的布图方法，其特征在于，所述第二层至N-1部分层中的第二金属子环能够形成多条信号线或电源线，具体如下：
将第二层至第N-1一部分层中的第二金属子环与接地层金属环隔开，作为多条信号线或者电源线；
将第二层至第N-1另一部分层中的第二金属子环与其同层的第一金属子环和第三金属子环相接接地，作为多条屏蔽线以保护信号线或者电源线。
5.根据权利要求4所述的实现芯片内部模拟模块无干扰供电的布图方法，其特征在于，所述每条信号线或者电源线的上下层须为屏蔽线层，屏蔽线层数包括一层或者多层。
6.一种实现芯片内部模拟模块无干扰供电的布图装置，包括芯片和电源环，其特征在于，所述芯片四周接口以外的空间设有电源环，所述芯片包括N个，所述电源环包括N层金属环，第一层和第N层分别为单一金属环，第二层至N-1层分别包括三个金属子环，分别为第一、第二和第三金属子环；所述电源环的第N层接地，第一层、第N层和第二层至N-1层中的第一金属子环和第三金属子环通过通孔连接起；第二层至N-1部分层中的第二金属子环与接地层金属环隔开，作为信号线或者电源线；所述部分层的第三金属子环适当位置断开，将信号线或者电源线通过断开处与芯片内部模拟模块相接。
7.根据权利要求6所述的实现芯片内部模拟模块无干扰供电的布图装置，其特征在于，所述电源环的材质为铜或铝。
8.根据权利要求6所述的实现芯片内部模拟模块无干扰供电的布图装置，其特征在于，所述第二层至N-1部分层中的第二金属子环可以形成一条信号线或电源线，其中，部分层为第二层至N-1层，具体如下：
第二层至N-1层中的第二金属子环与接地层金属环隔开；
第二层至N-1层中的第二金属子环通过通孔连接起来，形成一条信号线或电源线。
9.根据权利要求6所述的实现芯片内部模拟模块无干扰供电的布图装置，其特征在于，所述第二层至N-1部分层中的第二金属子环可以形成多条信号线或电源线，具体如下：
第二层至第N-1一部分层中的第二金属子环与接地层金属环隔开，作为信号线或者电源线；
第二层至第N-1另一部分层中的第二金属子环与其同层的第一金属子环和第三金属子环相接接地，作为屏蔽线以保护信号线或者电源线。
10.根据权利要求9所述的实现芯片内部模拟模块无干扰供电的布图装置，其特征在于，所述每条信号线或者电源线的上下层须为屏蔽线层，屏蔽线层数包括一层或者多层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410022825.3A CN104794253B (zh) | 2014-01-17 | 2014-01-17 | 实现芯片内部模拟模块无干扰供电的布图方法及其装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410022825.3A CN104794253B (zh) | 2014-01-17 | 2014-01-17 | 实现芯片内部模拟模块无干扰供电的布图方法及其装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104794253A CN104794253A (zh) | 2015-07-22 |
| CN104794253B true CN104794253B (zh) | 2018-01-05 |
Family
ID=53559045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410022825.3A Active CN104794253B (zh) | 2014-01-17 | 2014-01-17 | 实现芯片内部模拟模块无干扰供电的布图方法及其装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104794253B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113066779B (zh) * | 2021-02-23 | 2023-01-13 | 广芯微电子（广州）股份有限公司 | 一种封装芯片的双电源供电模块及封装芯片 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101499470A (zh) * | 2008-02-01 | 2009-08-05 | 瑞昱半导体股份有限公司 | 集成电路电源布局及其设计方法 |
| CN102495925A (zh) * | 2011-11-30 | 2012-06-13 | 中国科学院微电子研究所 | 一种实现冗余金属填充模板的方法及其系统 |
| CN103367335A (zh) * | 2013-07-31 | 2013-10-23 | 上海坤锐电子科技有限公司 | 具有电源退藕功能的芯片保护环 |
| CN203870612U (zh) * | 2014-01-17 | 2014-10-08 | 京微雅格（北京）科技有限公司 | 实现芯片内部模拟模块无干扰供电的布图装置 |
-
2014
- 2014-01-17 CN CN201410022825.3A patent/CN104794253B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101499470A (zh) * | 2008-02-01 | 2009-08-05 | 瑞昱半导体股份有限公司 | 集成电路电源布局及其设计方法 |
| CN102495925A (zh) * | 2011-11-30 | 2012-06-13 | 中国科学院微电子研究所 | 一种实现冗余金属填充模板的方法及其系统 |
| CN103367335A (zh) * | 2013-07-31 | 2013-10-23 | 上海坤锐电子科技有限公司 | 具有电源退藕功能的芯片保护环 |
| CN203870612U (zh) * | 2014-01-17 | 2014-10-08 | 京微雅格（北京）科技有限公司 | 实现芯片内部模拟模块无干扰供电的布图装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104794253A (zh) | 2015-07-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW201240531A (en) | Printed circuit board | |
| CN104349575B (zh) | 柔性电路板及其制作方法 | |
| KR20030022006A (ko) | 배선 접속부 설계 방법 및 반도체 장치 | |
| TW201232744A (en) | Interconnection structure, apparatus therewith, circuit structure therewith, and method to prevent an interconnection structure from EMI | |
| CN102892249B (zh) | Pcb板单点接地处理方法 | |
| CN105792512A (zh) | 一种焊盘加固结构 | |
| CN104244574A (zh) | Pcb信号布线结构及电子产品接口 | |
| CN106714449A (zh) | 过孔结构及具有该过孔结构的电路板 | |
| CN100561734C (zh) | 半导体ic内设模块 | |
| CN104794253B (zh) | 实现芯片内部模拟模块无干扰供电的布图方法及其装置 | |
| TWI671723B (zh) | 一種積體電路、手機和顯示器 | |
| CN110197823A (zh) | 面板级芯片装置及其封装方法 | |
| CN105117548A (zh) | 一种适用于dual stripline设计的差分走线方法 | |
| CN106298711A (zh) | 电子组件与制造方法 | |
| CN203870612U (zh) | 实现芯片内部模拟模块无干扰供电的布图装置 | |
| TW200522818A (en) | Multi-layer substrate structure for reducing layout area | |
| CN204707347U (zh) | 一种印刷电路板 | |
| CN103353914A (zh) | 一种高效检查pcb的方法 | |
| CN105205260A (zh) | 一种低成本且抗干扰的dual模式叠层设计方法 | |
| CN208110603U (zh) | 显示驱动集成电路结构 | |
| CN101499470B (zh) | 集成电路电源布局及其设计方法 | |
| US8946905B2 (en) | Via structure for integrated circuits | |
| CN103972215B (zh) | 半导体装置 | |
| US9345132B2 (en) | Substrate structure and the process manufacturing the same | |
| JP2004103821A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| EXSB | Decision made by sipo to initiate substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| PP01 | Preservation of patent right |
Effective date of registration: 20180503 Granted publication date: 20180105 |
|
| PP01 | Preservation of patent right | ||
| PP01 | Preservation of patent right |
Effective date of registration: 20180601 Granted publication date: 20180105 |
|
| PP01 | Preservation of patent right | ||
| PD01 | Discharge of preservation of patent |
Date of cancellation: 20210601 Granted publication date: 20180105 |
|
| PD01 | Discharge of preservation of patent |