CN104779932B - 一种大动态范围开关阵列可变增益放大器 - Google Patents

Abstract

本发明涉及一种大动态范围开关阵列可变增益放大器，包括外部寄存器、增益级模块与精调级模块，增益级模块由前后依序连接的增益级单元组成，增益级单元包括跨导运算放大器和开关阵列，精调级模块包括跨导运算放大器和对该跨导运算放大器进行调节的可变电阻，外部寄存器的调控信号输出端分两路分别用于调控开关阵列的运行和调节可变电阻的阻值。上述技术方案中，采用开关阵列控制各增益级的开启和关闭，后级增益级的开启无需以前几级增益级的开启为条件，增益级的增益设定可以按指数方式分配，在达到很高动态范围的同时，提高整体系统的增益精度；同时采用可变电阻的精调级电路结构，使得增益精度得到进一步提高。

Description

一种大动态范围开关阵列可变增益放大器

技术领域

本发明涉及可变增益放大器领域，具体涉及一种大动态范围开关阵列可变增益放大器。

背景技术

先前的可变增益放大器由多级增益相同的子级依次级联而成，其总增益为各子级增益之和，当增益需要变高时，各增益子级从前至后逐级打开，当增益需要变低时，各增益子级从后至前逐级关闭；所有子级放大器的增益是相同的，因此整个可变增益放大器的精度较低，等于其子级放大器的增益；而为了提高整体放大器的精度，各子级放大器增益不能设计过高，导致可变增益放大器的动态范围较低，一般只有20-30dB，已逐渐无法满足现今高灵敏度射频接收机，如蓝牙、ZigBee、无线局域网络(WLAN)、无线体域网(WBAN)和全球定位系统(GPS)的需求；同时，完全相同的多个增益子级级联结构导致了较大的功耗和芯片面积。

发明内容

本发明的目的就是提供一种大动态范围开关阵列可变增益放大器，其可有效解决上述问题，其可提高放大器的精度和动态范围，增大适用范围。

为实现上述目的，本发明采用以下技术方案进行实施：

一种大动态范围开关阵列可变增益放大器，其特征在于：包括外部寄存器以及前后顺序连接的增益级模块与精调级模块，增益级模块由前后依序连接的增益级单元组成，增益级单元包括跨导运算放大器和对该跨导运算放大器启闭状态进行调节的开关阵列，精调级模块包括跨导运算放大器和对该跨导运算放大器进行调节的可变电阻，外部寄存器的调控信号输出端分两路：其中一路与增益级模块相连接用于调控开关阵列的运行，另一路经过译码器转换后与精调级模块相连接用于调节可变电阻的阻值。

上述技术方案中，采用开关阵列控制各增益级的开启和关闭，后级增益级的开启无需以前几级增益级的开启为条件，增益级的增益设定可以按指数方式分配，在达到很高动态范围的同时，大大提高了整体系统的增益精度；同时，通过采用可变电阻的精调级电路结构，使得增益精度得到进一步提高；由于各级跨导运算放大器的增益无需相同，因此较之传统可变增益放大器技术，具有更低的功耗和芯片面积。

附图说明

图1为本发明的结构原理图；

图2为跨导运算放大器OTA1、OTA2的电路结构原理图；

图3为跨导运算放大器OTA3、OTA4的电路结构原理图；

图4为跨导运算放大器OTA5的电路原理图；

图5为精调模块的电路原理图。

具体实施方式

为了使本发明的目的及优点更加清楚明白，以下结合实施例对本发明进行具体说明。应当理解，以下文字仅仅用以描述本发明的一种或几种具体的实施方式，并不对本发明具体请求的保护范围进行严格限定。

本发明采取的技术方案如图1所示，一种大动态范围开关阵列可变增益放大器，包括外部寄存器以及前后顺序连接的增益级模块与精调级模块，增益级模块由前后依序连接的增益级单元组成，增益级单元包括跨导运算放大器和对该跨导运算放大器启闭状态进行调节的开关阵列，精调级模块包括跨导运算放大器和对该跨导运算放大器进行调节的可变电阻，外部寄存器的调控信号输出端分两路：其中一路与增益级模块相连接用于调控开关阵列的运行，另一路经过译码器转换后与精调级模块相连接用于调节可变电阻的阻值。本发明在传统级联可变增益放大器结构基础上，采用开关阵列控制的方式，使得各子增益级的打开和关闭无需逐级进行，并将各级增益按2的倍数增长，大大提高了可变放大器的精度和动态范围；子增益级中的放大器可以根据增益需求不同对其电路结构进行优化，从而降低放大器的功耗和芯片面积；同时，在级联结构之后增加由可变电阻、跨导运算放大器构成的增益精调级，进一步提高可变增益放大器的增益精度。

以下通过具体实施来对本发明进行具体说明：

本发明中的可变增益放大器共由5级组成，除精调级外，其余各级均由开关阵列控制；Input为可变增益放大器的输入信号，Output为可变增益放大器的输出信号，FB[6:0]为来自于外部寄存器的7位数字增益控制字，其中三位F[2:0]进入3-8译码器，转换为8位数字控制字C[7:0]调节精调级的可变电阻，改变精调级增益值；另四位S[4:1]进入粗调级，成为粗调级中开关阵列的控制信号；所有开关的控制信号都是由S[4]，S[3]，S[2]，S[1]的组合构成，开关管的状态遵循以下规则：若开关晶体管的栅端控制信号其逻辑值为1，则开关开启，否则关闭；例如：开关sw1的控制信号为即：当时，开关开启，而当时，开关断开，其余所有开关均类似；同时，各级放大器的增益是否对总增益贡献，取决于S[4:1]的各数字值，当S[1]＝1时，跨导运算放大器OTA1开启，其48dB增益将会算入总增益中；当S[2]＝1时，跨导运算放大器OTA2开启，其24dB增益将会算入总增益中；当S[3]＝1时，跨导运算放大器OTA3开启，其12dB增益将会算入总增益中；当S[4]＝1时，跨导运算放大器OTA4开启，其6dB增益将会算入总增益中。精调级由可变电阻Rfb1、Rfb2，输入电阻Rs1、Rs2以及跨导运算放大器OTA5组成，输入电阻Rs1、Rs2具有相同的增益值；可变电阻Rfb1、Rfb2具有相同的电阻值，其值由7位数字控制字C[6:0]控制，整个精调级的增益值可计算为Rfb/Rs1，本发明中精调级的动态范围为6dB，步长精度0.75dB。整个可变增益放大器的动态范围可达96dB。

其余所有开关均类似；开关sw2、sw3的控制信号为开关sw4的控制信号为开关sw5、sw6的控制信号为开关sw7、sw8的控制信号为S[1]S[2]，开关sw9、sw16的控制信号为开关sw10、sw15的控制信号为开关sw11、sw14的控制信号为开关sw12、sw13的控制信号为S[2]S[3]，开关sw17、sw24的控制信号为开关sw18、sw23的控制信号为开关sw19、sw22的控制信号为开关sw20、sw21的控制信号为S[3]S[4]，开关sw25、sw28的控制信号为开关sw25、sw28的控制信号为S[4]；输入信号Input的正极进入跨导运算放大器OTA1的正极输入端，同时连接开关sw1、sw2的输入端，输入信号Input的负极进入跨导运算放大器OTA1的负极输入端，同时连接开关sw3、sw4的输入端；跨导运算放大器OTA1的负极输出端连接开关sw5、sw7的输入端，正极输出端连接开关sw6、sw8的输入端；开关sw1的输出端连接开端sw5的输出端以及开关sw9、sw11的输入端；开关sw2的输出端与sw7的输出端短接，并接入跨导运算放大器OTA2的正极输入端；开关sw3的输出端与sw8的输出端短接，并接入跨导运算放大器OTA2的负极输入端；开关sw4的输出端连接开端sw6的输出端以及开关sw14、sw16的输入端；跨导运算放大器OTA2的负极输出端连接开关sw10、sw12的输入端，正极输出端连接开关sw13、sw15的输入端；开关sw9、sw10的输出端短接，并连接开关sw17、sw19的输入端，开关sw11的输出端与开关sw12的输出端短接并接入跨导运算放大器OTA3的正极输入端；开关sw13的输出端与开关sw14的输出端短接并接入跨导运算放大器OTA4的负极输入端，开关sw15、sw16的输出端短接，并连接开关sw22、sw24的输入端；开关sw17的输出端与开关sw18的输出端短接，并连接开关sw25的输入端，开关sw19的输出端与开关sw20的输出端短接，并接入跨导运算个放大器OTA4的正极输入端，开关sw21的输出端与开关sw22的输出端短接，并连接跨导运算放大器OTA4的负极输入端，开关sw23的输出端与开关sw24的输出端短接，并连接开关sw28的输入端；跨导运算放大器OTA4的负极输出端连接开关sw26的输入端，正极输出端连接开关sw27的输入端；开关sw25的输出端与开关sw26的输出端短接并连接精调级的输入电阻Rs1的一端，开关sw27的输出端与开关sw28的输出端短接并连接精调级的输入电阻Rs2的一端；电阻Rs1和电阻Rs2的另一端分别连接跨导运算放大器OTA5的正、负输入端，并分别连接可变电阻Rf1、Rf2的一端，可变电阻Rf1横跨跨导运算放大器OTA5，两端分别连接电阻Rs1的一端和跨导运算放大器OTA5的负极输出端，并作为整个可变增益放大器输出信号Output的正极；可变电阻Rf2横跨跨导运算放大器OTA5，两端分别连接电阻Rs2的一端和跨导运算放大器OTA5的正极输出端，并作为整个可变增益放大器输出信号Output的负极；

图2为跨导运算放大器OTA1、OTA2的电路结构原理图，该两个放大器采用相同的电路结构，但晶体管尺寸不同，因此电路功耗和增益也不相同，其所实现的增益分别为48dB和24dB；Vin+和Vin-分别为放大器的正负输入端，Vcom为外部提供的共模电压，Vout+和Vout-分别为跨导运算放大器的输出正极和负极，Vctrl为外部电路提供的控制信号，Vbias为外部提供的偏置电压；电源电压VDD分四路分别连接晶体管M1、M2、M3和M4的源极，晶体管M2的栅极与漏极短接，并连接晶体管M1的栅极、晶体管M5的漏极，晶体管M3的栅极与漏极短接，并连接晶体管M4的栅极、晶体管M6的漏极；晶体管M1的漏极连接晶体管M8的栅极和漏极，并连接输出端口Vout-；晶体管M4的漏极与晶体管M10的漏极短接，并连接输出端口Vout+；晶体管M8的栅极与漏极短接，并连接晶体管M7的漏极和晶体管M10的栅极；晶体管M8、M7和M10的源极均接入地GND；拉电阻Rpull1和Rpull2的一端短接，并连接电压端口Vcom，电阻Rpull1的另一端连接输入端口Vin+和晶体管M5的栅极，电阻Rpull2的另一端连接输入端口Vin-和晶体管M6的栅极；晶体管M5和晶体管M6的源极短接并连接至晶体管M9的漏极，偏置电压Vbias连接至晶体管M9的栅极，晶体管M9的源极接入地GND；

图3为跨导运算放大器OTA3、OTA4的电路结构原理图，该两个放大器采用相同的电路结构，但晶体管尺寸不同，因此电路功耗和增益也不相同，其所实现的增益分别为12dB和6dB；Vinp和Vinn为跨导运算放大器的正负输入端，Voutput为放大器的输出，Vcom1为外部提供的共模电压，Vbias1为外部提供的偏置电压；电源电压VDD分两路分别于电阻RL1和电阻RL2连接，电阻RL1的另一端与晶体管M11的漏极连接，连接点作为输出Voutput的负极；电阻RL2的另一端与晶体管M12的漏极连接，连接点作为输出Voutput的正极；输入信号Vinp连接电容C1的一端，电容C1的另一端连接电阻Rp1的一端和晶体管M11的栅极；输入信号Vinn连接电容C2的一端，电容C2的另一端连接电阻Rp2的一端和晶体管M12的栅极；电阻Rp1和Rp2的另一端短接，并连接至输入电压信号Vcom1；晶体管M11的源极连接负反馈电阻Rf1的一端，晶体管M12的源极连接负反馈电阻Rf2的一端，电阻Rf1和Rf2的另一端短接，短接点连接晶体管M13的漏极，晶体管M13的栅极连接输入电压Vbias1，源极接入地GND；

图5为增益精调级具体电路原理图，Vin为精调级输入信号，Vout为精调级输出信号，数字控制信号C[7:0]为3位数字码F[2:0]经图1中的3-8译码器后产生的可变电阻控制位；Vin正极输入信号经电阻Rs1后，进入跨导运算放大器的正极，同时连接开关晶体管M11、M12、M13、M14、M15、M16、M17、M18的漏极，电阻R1、R2、R3、R4、R5、R6、R7、R8依次串联，串联电阻的一端连接晶体管M18的源极，另一端连接跨导运算放大器的输出负极，同时也是输出信号Vout的负端；开关晶体管M11、M12、M13、M14、M15、M16、M17、M18的栅极分别连接控制信号C[0]、C[1]、C[2]、C[3]、C[4]、C[5]、C[6]、C[7]，开关晶体管M11的源极连接电阻R8和R7的短接点，开关晶体管M12的源极连接电阻R7和R6的短接点，开关晶体管M13的源极连接电阻R6和R5的短接点，开关晶体管M14的源极连接电阻R5和R4的短接点，开关晶体管M15的源极连接电阻R4和R3的短接点，开关晶体管M16的源极连接电阻R3和R2的短接点，开关晶体管M17的源极连接电阻R2和R1的短接点；Vin负极输入信号经电阻Rs2后，进入跨导运算放大器的负极，同时连接开关晶体管M19、M20、M21、M22、M23、M24、M25、M26的漏极，电阻R9、R10、R11、R12、R13、R14、R15、R16依次串联，串联电阻的一端连接晶体管M19的漏极，另一端连接跨导运算放大器的输出正极，同时也是输出信号Vout的正端；开关晶体管M26、M25、M24、M23、M22、M21、M20、M19的栅极分别连接控制信号C[0]、C[1]、C[2]、C[3]、C[4]、C[5]、C[6]、C[7]，开关晶体管M26的源极连接电阻R16和R15的短接点，开关晶体管M25的源极连接电阻R15和R14的短接点，开关晶体管M24的源极连接电阻R14和R13的短接点，开关晶体管M23的源极连接电阻R13和R12的短接点，开关晶体管M22的源极连接电阻R12和R11的短接点，开关晶体管M21的源极连接电阻R11和R10的短接点，开关晶体管M20的源极连接电阻R10和R9的短接点；

图4为跨导运算放大器OTA5的电路原理图，Vin+和Vin-分别为跨导运算放大器的正、负输入级，Vb1、Vb2、Vb3、Vb4和Vb5均为外部电路提供的偏置电压，Vref为外部电路提供的参考电平，Voutput+和Voutput-分别为输出电压正、负端；电源电压VDD分6路分别与晶体管M27、M28、M29、M42、M44和M46的源极，Vb1接入晶体管M27、M28、M29、M46的栅极，为其提供偏置电压；晶体管M30、M31的源极短接，短接点连接晶体管M27的漏极，晶体管M30和M31的栅极分别连接输入信号端Vin+和Vin-，晶体管M30的漏极连接晶体管M39的源极和晶体管M41的漏极，晶体管M31的漏极连接晶体管M38的源极和晶体管M40的漏极；晶体管M28的漏极连接晶体管M32的源极，晶体管M29的漏极连接晶体管M33的源极，晶体管M32、M33的栅极短接，并连接至外部电压Vb2；晶体管M32的漏极连接晶体管M42的栅极、晶体管M34的源极、晶体管M35的漏极以及电容C3的一端；晶体管M33的漏极连接晶体管M44的栅极、晶体管M36的源极、晶体管M37的漏极以及电容C5的一端；晶体管M34的漏极与晶体管M35的源极短接，短接点连接晶体管M38的漏极、M43的栅极和电容C4的一端；晶体管M36的漏极与晶体管M37的源极短接，短接点连接晶体管M39的漏极、M45的栅极和电容C6的一端；晶体管M38、M39的栅极短接，并连接至外部电压Vb5，源极分别连接至晶体管M40和M41的漏极；晶体管M40、M41的栅极短接，并连接至晶体管M49、M50的栅极；晶体管M40、M41、M49、M50的源极分别接入地GND；电容C3与电阻R17串联连接，电阻R17的另一端连接晶体管M42的漏极，同时还连接晶体管M43的漏极，电阻R18的一端，连接点作为输出正极端口Voutput+；电容C4和电阻R18串联连接，电阻R18的另一端与输出端口Voutput+连接；电容C5和电阻R19串联连接，电容C6和电阻R20串联连接，电阻R19和R20的另一端短接，短接点同时连接晶体管M44、M45的漏极，并作为输出负极端口Voutput-；输出端口Voutput+和Voutput-分别连接电容C7、C8的一端，电容C7和C8的另一端短接；电阻R21、R22的一端短接，短接点连接电容C7和C8的短接点，并和晶体管M47的栅极连接；电阻R21、R22短接后，R21的另一端连接输出端口Voutput+，R21的另一端连接输出端口Voutput-；晶体管M47、M48的源极短接，短接点连接至晶体管M46的漏极；晶体管M47的漏极与晶体管M49的漏极连接，晶体管M48的漏极与晶体管M50的漏极连接，晶体管M48的栅极连接参考电平Vref。以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在获知本发明中记载内容后，在不脱离本发明原理的前提下，还可以对其作出若干同等变换和替代，这些同等变换和替代也应视为属于本发明的保护范围。

Claims (3)

1.一种大动态范围开关阵列可变增益放大器，其特征在于：包括外部寄存器以及前后顺序连接的增益级模块与精调级模块，增益级模块由前后依序连接的增益级单元组成，增益级单元包括跨导运算放大器和对该跨导运算放大器启闭状态进行调节的开关阵列，精调级模块包括跨导运算放大器和对该跨导运算放大器进行调节的可变电阻，外部寄存器的调控信号输出端分两路：其中一路与增益级模块相连接用于调控开关阵列的运行，另一路经过译码器转换后与精调级模块相连接用于调节可变电阻的阻值；

可变增益放大器包括输入信号Input、输出信号Output，增益级模块由前后依序连接的4个增益级单元组成、包括跨导运算放大器OTA1、跨导运算放大器OTA2、跨导运算放大器OTA3和跨导运算放大器OTA4；输入信号Input的正极进入跨导运算放大器OTA1的正极输入端且同时连接开关sw1、sw2的输入端，输入信号Input的负极进入跨导运算放大器OTA1的负极输入端且同时连接开关sw3、sw4的输入端；跨导运算放大器OTA1的负极输出端分别连接开关sw5、sw7的输入端，跨导运算放大器OTA1的正极输出端连接开关sw6、sw8的输入端；开关sw1的输出端分别连接开端sw5的输出端以及开关sw9、sw11的输入端；开关sw2的输出端与sw7的输出端短接并接入跨导运算放大器OTA2的正极输入端；开关sw3的输出端与sw8的输出端短接并接入跨导运算放大器OTA2的负极输入端；开关sw4的输出端分别连接开端sw6的输出端以及开关sw14、sw16的输入端；跨导运算放大器OTA2的负极输出端连接开关sw10、sw12的输入端，跨导运算放大器OTA2的正极输出端连接开关sw13、sw15的输入端；开关sw9、sw10的输出端短接并连接开关sw17、sw19的输入端，开关sw11的输出端与开关sw12的输出端短接并接入跨导运算放大器OTA3的正极输入端；开关sw13的输出端与开关sw14的输出端短接并接入跨导运算放大器OTA4的负极输入端，开关sw15、sw16的输出端短接并分别连接开关sw22、sw24的输入端；开关sw17的输出端与开关sw18的输出端短接并连接开关sw25的输入端，开关sw19的输出端与开关sw20的输出端短接并接入跨导运算个放大器OTA4的正极输入端，开关sw21的输出端与开关sw22的输出端短接并连接跨导运算放大器的OTA4的负极输入端，开关sw23的输出端与开关sw24的输出端短接并连接开关sw28的输入端；跨导运算放大器OTA4的负极输出端连接开关sw26的输入端，跨导运算放大器OTA4的正极输出端连接开关sw27的输入端；开关sw25的输出端与开关sw26的输出端短接并连接精调级模块，开关sw27的输出端与开关sw28的输出端短接并连接精调级模块。

2.根据权利要求1所述的大动态范围开关阵列可变增益放大器，其特征在于：精调级模块包括跨导运算放大器OTA5、可变电阻Rf1、Rf2以及电阻Rs1、Rs2，开关sw25的输出端与开关sw26的输出端短接并连接电阻Rs1的一端，开关sw27的输出端与开关sw28的输出端短接并连接电阻Rs2的一端；电阻Rs1的另一端分别连接跨导运算放大器OTA5的正输入端和可变电阻Rf1，电阻Rs2的另一端分别连接跨导运算放大器OTA5的负输入端和可变电阻Rf2的一端，可变电阻Rf1、Rf2分别横跨跨导运算放大器OTA5，可变电阻Rf1的一端连接电阻Rs1，可变电阻Rf1另一端和跨导运算放大器OTA5的负极输出端相连接并作为输出信号Output的正极；可变电阻Rf2的一端与电阻Rs2相连接，可变电阻Rf2的另一端与跨导运算放大器OTA5的正极输出端相连接并作为输出信号Output的负极。

3.根据权利要求2所述的大动态范围开关阵列可变增益放大器，其特征在于：可变电阻Rf1包括开关晶体管M11、M12、M13、M14、M15、M16、M17、M18和电阻R1、R2、R3、R4、R5、R6、R7、R8，电阻Rs1的一端分九路分别连接跨导运算放大器OTA5的正输入端以及开关晶体管M11、M12、M13、M14、M15、M16、M17、M18的漏极，开关晶体管M11、M12、M13、M14、M15、M16、M17、M18的栅极分别连接控制信号C[0]、C[1]、C[2]、C[3]、C[4]、C[5]、C[6]、C[7]，电阻R1、R2、R3、R4、R5、R6、R7、R8依次串联组成第一串联电阻，第一串联电阻的一端连接晶体管M18的源极，第一串联电阻的另一端连接跨导运算放大器OTA5的输出负极作为输出信号Vout的负端，开关晶体管M11的源极连接电阻R8和R7的短接点，开关晶体管M12的源极连接电阻R7和R6的短接点，开关晶体管M13的源极连接电阻R6和R5的短接点，开关晶体管M14的源极连接电阻R5和R4的短接点，开关晶体管M15的源极连接电阻R4和R3的短接点，开关晶体管M16的源极连接电阻R3和R2的短接点，开关晶体管M17的源极连接电阻R2和R1的短接点；

可变电阻Rf2包括开关晶体管M19、M20、M21、M22、M23、M24、M25、M26和电阻R9、R10、R11、R12、R13、R14、R15、R16，电阻Rs2的一端分九路分别连接跨导运算放大器OTA5的负极输入端以及开关晶体管M19、M20、M21、M22、M23、M24、M25、M26的漏极，开关晶体管M26、M25、M24、M23、M22、M21、M20、M19的栅极分别连接控制信号C[0]、C[1]、C[2]、C[3]、C[4]、C[5]、C[6]、C[7]，电阻R9、R10、R11、R12、R13、R14、R15、R16依次串联组成第二串联电阻，第二串联电阻的一端连接晶体管M19的源极，第二串联电阻的另一端连接跨导运算放大器OTA5的输出正极作为输出信号Vout的正端，开关晶体管M26的源极连接电阻R16和R15的短接点，开关晶体管M25的源极连接电阻R15和R14的短接点，开关晶体管M24的源极连接电阻R14和R13的短接点，开关晶体管M23的源极连接电阻R13和R12的短接点，开关晶体管M22的源极连接电阻R12和R11的短接点，开关晶体管M21的源极连接电阻R11和R10的短接点，开关晶体管M20的源极连接电阻R10和R9的短接点。