CN104765700B - 半导体器件和包括半导体器件的半导体系统 - Google Patents

半导体器件和包括半导体器件的半导体系统 Download PDF

Info

Publication number
CN104765700B
CN104765700B CN201410222005.9A CN201410222005A CN104765700B CN 104765700 B CN104765700 B CN 104765700B CN 201410222005 A CN201410222005 A CN 201410222005A CN 104765700 B CN104765700 B CN 104765700B
Authority
CN
China
Prior art keywords
signal
enabled
command signal
control signal
command
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410222005.9A
Other languages
English (en)
Other versions
CN104765700A (zh
Inventor
高福林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN104765700A publication Critical patent/CN104765700A/zh
Application granted granted Critical
Publication of CN104765700B publication Critical patent/CN104765700B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1009—Data masking during input/output
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells

Landscapes

  • Dram (AREA)
  • Read Only Memory (AREA)

Abstract

一种半导体器件可以包括：第一内部命令发生器，适于响应于外部控制信号而在将外部命令信号译码之后产生第一内部命令信号；列控制信号发生器，适于响应于外部控制信号而在将外部命令信号译码之后产生列控制信号；以及第二内部命令发生器，适于响应于列控制信号而从第一内部命令信号中产生第二内部命令信号。还提供了相关的系统。

Description

半导体器件和包括半导体器件的半导体系统
相关申请的交叉引用
本申请要求2014年1月6日向韩国知识产权局提交的申请号为10-2014-0001343的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
各种实施例总体而言涉及一种半导体集成电路，更具体而言，涉及半导体器件和包括半导体器件的半导体系统。
背景技术
已经研究了降低诸如便携式计算机、个人数字助理(PDA)和便携式电话的移动系统的重量的方法，以增加这些器件的可携带性。供应电能至移动系统的电池主要影响移动系统的总体重量。如果在移动系统中使用的半导体器件的功耗降低，则电池的容量也可以降低。这转而可降低移动系统的总体重量。随着多功能移动系统的发展，越来越多地要求移动系统更快的处理性能。因此，半导体器件的数据传输速度可以是决定高性能移动系统的操作速度的重要因素。
已经将半导体器件设计成经由多个引脚来同时接收命令信号和地址信号。
在同步半导体器件的情况下，命令信号和地址信号可以与时钟信号同步输入。例如，双数据速率(DDR)半导体器件可以与时钟信号的上升沿和下降沿同步地接收命令信号和地址信号。而单数据速率(SDR)半导体器件可以与时钟信号的上升沿同步地接收命令信号和地址信号。
发明内容
根据一个实施例，一种半导体器件可以包括：第一内部命令发生器，适于响应于外部控制信号而在将外部命令信号译码之后产生第一内部命令信号。半导体器件还可以包括列控制信号发生器，适于响应于外部控制信号而在将外部命令信号译码之后产生列控制信号。半导体器件还可以包括第二内部命令发生器，适于响应于列控制信号而从第一内部命令信号中产生第二内部命令信号。
根据一个实施例，一种半导体系统可以包括控制器和半导体器件。控制器可以产生外部控制信号和外部命令信号。半导体器件可以响应于外部控制信号而在将外部命令信号译码之后产生第一内部命令信号和列控制信号。另外，半导体器件可以响应于列控制信号而从第一内部命令信号中产生第二内部命令信号。
附图说明
图1是说明半导体系统的一个实施例的框图。
图2是表示图1的半导体系统中包括的第一内部命令发生器的框图说明。
图3是表示图1的半导体系统中包括的第二内部命令发生器的框图说明。
图4是表示图3的第二内部命令发生器中包括的第二写入命令发生器的逻辑电路图说明。
图5是表示用于将第一内部命令信号和第二内部命令信号使能的外部控制信号和外部命令信号的电平组合的逻辑表说明。
图6说明使用根据以上结合图1至图5所讨论的实施例的半导体系统的系统的框图表示。
具体实施方式
在下文中将参照附图来描述各种实施例。然而，本文描述的实施例仅出于说明性的目的，并非旨在限制说明的范围。
诸如移动存储器件(还被称作为“移动存储芯片”)的半导体器件的数据传输速度可以是决定高性能移动系统的操作速度的重要因素。
参见图1，根据一个实施例的半导体系统可以包括控制器1和半导体器件2。半导体器件2可以包括第一内部命令发生器21和列控制信号发生器22。半导体器件2还可以包括移位器23和第二内部命令发生器24。
控制器1可以将时钟使能信号CKE和芯片选择信号CS施加至半导体器件2。控制器1还可以将第一命令/地址信号CA0至第六命令/地址信号CA5施加至半导体器件2。时钟使能信号CKE可以是被使能以产生内部时钟信号的信号。芯片选择信号CS可以是被使能以选择包括半导体器件2的芯片(未示出)的外部控制信号。芯片选择信号CS可以是被使能以选择半导体器件2中包括的芯片(未示出)的外部控制信号。第一命令/地址信号CA0至第六命令/地址信号CA5中的每个可以包括外部命令信号和外部地址信号。此外，第一命令/地址信号CA0至第六命令/地址信号CA5中的每个可以经由相同的引脚(未示出)输入至半导体器件2。可替选地，半导体系统可以被设计成使得外部命令信号和外部地址信号是单独的信号，并且经由不同的引脚被输入至半导体器件2。
第一内部命令发生器21可以响应于时钟使能信号CKE和芯片选择信号CS而将包括外部命令信号的第一命令/地址信号CA0至第六命令/地址信号CA5译码，以产生第一内部命令信号。第一内部命令信号可以包括第一写入命令信号WT1B、第一屏蔽写入命令信号MWT1B、以及第一读取命令信号RD1B。第一内部命令信号还可以包括第一模式寄存器读取命令信号MRR1B和第一多命令信号MPC1B。第一内部命令发生器21可以被设计成使得第一写入命令信号WT1B、第一屏蔽写入命令信号MWT1B、第一读取命令信号RD1B、第一模式寄存器读取命令信号MRR1B和第一多命令信号MPC1B之中的任意一个根据第一命令/地址信号CA0至第六命令/地址信号CA5的电平组合而被选择性地使能。根据各种实施例，从第一内部命令发生器21中产生的第一内部命令信号可以包括下列至少两个：第一写入命令信号WT1B、第一屏蔽写入命令信号MWT1B、第一读取命令信号RD1B、第一模式寄存器读取命令信号MRR1B、以及第一多命令信号MPC1B。
列控制信号发生器22可以响应于时钟使能信号CKE和芯片选择信号CS而将包括外部命令信号的第一命令/地址信号CA0至第六命令/地址信号CA5译码。在将包括外部命令信号的第一命令/地址信号CA0至第六命令/地址信号CA5译码之后，列控制信号发生器22可以产生列控制信号CAS2B。在从第一内部命令发生器21中产生第一内部命令信号之后，可以从输入至列控制信号发生器22的第一命令/地址信号CA0至第六命令/地址信号CA5中包括的外部命令信号中产生列控制信号CAS2B。无论哪个第一内部命令信号(即，第一写入命令信号WT1B、第一屏蔽写入命令信号MWT1B、第一读取命令信号RD1B、第一模式寄存器读取命令信号MRR1B和第一多命令信号MPC1B)被使能，列控制信号CAS2B都可以被使能。即，如果第一写入命令信号WT1B、第一屏蔽写入命令信号MWT1B、第一读取命令信号RD1B、第一模式寄存器读取命令信号MRR1B和第一多命令信号MPC1B中的任意一个被使能，则列控制信号CAS2B可以被使能。
为了产生列移位控制信号CAS2BSFT，移位器23可以与时钟信号CLK同步地将列控制信号CAS2B移位预定的时段。列移位控制信号CAS2BSFT可以从列控制信号CAS2B被使能的时间点起经过预定的时段之后被使能。
第二内部命令发生器24可以响应于列控制信号CAS2B和列移位控制信号CAS2BSFT而从第一内部命令信号中产生第二内部命令信号。第二内部命令信号可以包括：第二写入命令信号WT2、第二屏蔽写入命令信号MWT2、以及第二读取命令信号RD2。第二内部命令信号还可以包括第二模式寄存器读取命令信号MRR2和第二多命令信号MPC2。第一内部命令信号可以包括：第一写入命令信号WT1B、第一屏蔽写入命令信号MWT1B、以及第一读取命令信号RD1B。第一内部命令信号还可以包括第一模式寄存器读取命令信号MRR1B和第一多命令信号MPC1B。当第二写入命令信号WT2在第一写入命令信号WT1B和列控制信号CAS2B都被使能时被使能以执行写入操作之后，如果列移位控制信号CAS2BSFT被使能，则第二写入命令信号WT2可以被禁止。当第二屏蔽写入命令信号MWT2在第一屏蔽写入命令信号MWT1B和列控制信号CAS2B都被使能时被使能以执行包括用于防止数据被写入至预定存储器单元的屏蔽操作的写入操作(在下文中，被称作为“屏蔽写入操作”)之后，如果列移位控制信号CAS2BSFT被使能，则第二屏蔽写入命令信号MWT2可以被禁止。当第二读取命令信号RD2在第一读取命令信号RD1B和列控制信号CAS2B都被使能时被使能以执行读取操作之后，如果列移位控制信号CAS2BSFT被使能，则第二读取命令信号RD2可以被禁止。当第二模式寄存器读取命令信号MRR2在第一模式寄存器读取命令信号MRR1B和列控制信号CAS2B都被使能时被使能以读出储存在模式寄存器中的信息之后，如果列移位控制信号CAS2BSFT被使能，则第二模式寄存器读取命令信号MRR2可以被禁止。当第二多命令信号MPC2在第一多命令信号MPC1B和列控制信号CAS2B都被使能时被使能以执行预定的控制操作之后，如果列移位控制信号CAS2BSFT被使能，则第二多命令信号MPC2可以被禁止。根据各种实施例，从第二内部命令发生器24中产生的第二内部命令信号可以包括下列至少两个：第二写入命令信号WT2、第二屏蔽写入命令信号MWT2、第二读取命令信号RD2、第二模式寄存器读取命令信号MRR2、以及第二多命令信号MPC2。
参见图2，第一内部命令发生器21可以包括第一写入命令发生器211和第一屏蔽写入命令发生器212。第一内部命令发生器21还可以包括：第一读取命令发生器213、第一模式寄存器读取命令发生器214、以及第一多命令发生器215。
响应于时钟使能信号CKE和芯片选择信号CS，第一写入命令发生器211可以将包括外部命令信号的第一命令/地址信号CA0至第六命令/地址信号CA5译码，以产生被使能成具有逻辑“低”电平的第一写入命令信号WT1B。输入至用于产生被使能的第一写入命令信号WT1B的第一写入命令发生器211的第一命令/地址信号CA0至第六命令/地址信号CA5的电平组合可以根据各种实施例而不同地设定。
响应于时钟使能信号CKE和芯片选择信号CS，第一屏蔽写入命令发生器212可以将包括外部命令信号的第一命令/地址信号CA0至第六命令/地址信号CA5译码，以产生被使能成具有逻辑“低”电平的第一屏蔽写入命令信号MWT1B。输入至用于产生被使能的第一屏蔽写入命令信号MWT1B的第一屏蔽写入命令发生器212的第一命令/地址信号CA0至第六命令/地址信号CA5的电平组合可以根据各种实施例而不同地设定。
响应于时钟使能信号CKE和芯片选择信号CS，第一读取命令发生器213可以将包括外部命令信号的第一命令/地址信号CA0至第六命令/地址信号CA5译码，以产生被使能成具有逻辑“低”电平的第一读取命令信号RD1B。被输入至用于产生被使能的第一读取命令信号RD1B的第一读取命令发生器213的第一命令/地址信号CA0至第六命令/地址信号CA5的电平组合可以根据各种实施例而不同地设定。
响应于时钟使能信号CKE和芯片选择信号CS，第一模式寄存器读取命令发生器214可以将包括外部命令信号的第一命令/地址信号CA0至第六命令/地址信号CA5译码，以产生被使能成具有逻辑“低”电平的第一模式寄存器读取命令信号MRR1B。被输入至用于产生被使能的第一模式寄存器读取命令信号MRR1B的第一模式寄存器读取命令发生器214的第一命令/地址信号CA0至第六命令/地址信号CA5的电平组合可以根据各种实施例而不同地设定。
响应于时钟使能信号CKE和芯片选择信号CS，第一多命令发生器215可以将包括外部命令信号的第一命令/地址信号CA0至第六命令/地址信号CA5译码，以产生被使能成具有逻辑“低”电平的第一多命令信号MPC1B。被输入至用于产生被使能的第一多命令信号MPC1B的第一多命令发生器215的第一命令/地址信号CA0至第六命令/地址信号CA5的电平组合可以根据各种实施例而不同地设定。
参见图3，第二内部命令发生器24可以包括：第二写入命令发生器241、第二屏蔽写入命令发生器242、以及第二读取命令发生器243。第二内部命令发生器24还可以包括第二模式寄存器读取命令发生器244和第二多命令发生器245。
当第一写入命令信号WT1B和列控制信号CAS2B都被使能成具有逻辑“低”电平时，第二写入命令发生器241可以产生被使能成具有逻辑“高”电平的第二写入命令信号WT2。当列移位控制信号CAS2BSFT被使能成具有逻辑“低”电平时，第二写入命令发生器241可以产生被禁止成具有逻辑“低”电平的第二写入命令信号WT2。
当第一屏蔽写入命令信号MWT1B和列控制信号CAS2B都被使能成具有逻辑“低”电平时，第二屏蔽写入命令发生器242可以产生被使能成具有逻辑“高”电平的第二屏蔽写入命令信号MWT2。当列移位控制信号CAS2BSFT被使能成具有逻辑“低”电平时，第二屏蔽写入命令发生器242可以产生被禁止成具有逻辑“低”电平的第二屏蔽写入命令信号MWT2。
当第一读取命令信号RD1B和列控制信号CAS2B都被使能成具有逻辑“低”电平时，第二读取命令发生器243可以产生被使能成具有逻辑“高”电平的第二读取命令信号RD2。当列移位控制信号CAS2BSFT被使能成具有逻辑“低”电平时，第二读取命令发生器243可以产生被禁止成具有逻辑“低”电平的第二读取命令信号RD2。
当第一模式寄存器读取命令信号MRR1B和列控制信号CAS2B都被使能成具有逻辑“低”电平时，第二模式寄存器读取命令发生器244可以产生被使能成具有逻辑“高”电平的第二模式寄存器读取命令信号MRR2。当列移位控制信号CAS2BSFT被使能成具有逻辑“低”电平时，第二模式寄存器读取命令发生器244可以产生被禁止成具有逻辑“低”电平的第二模式寄存器读取命令信号MRR2。
当第一多命令信号MPC1B和列控制信号CAS2B都被使能成具有逻辑“低”电平时，第二多命令发生器245可以产生被使能成具有逻辑“高”电平的第二多命令信号MPC2。当列移位控制信号CAS2BSFT被使能成具有逻辑“低”电平时，第二多命令发生器245可以产生被禁止成具有逻辑“低”电平的第二多命令信号MPC2。
参见图4，第二写入命令发生器241可以包括锁存信号发生器31和输出单元32。
锁存信号发生器31可以响应于第一写入命令信号WT1B、列移位控制信号CAS2BSFT和加电信号PWRUP而产生锁存信号LAT。加电信号PWRUP可以是这样的信号：在从电源信号被施加至半导体器件(图1中的2)的时间点起经过一定的时段(在下文中，被称作为“加电时段”)之后，当电源信号达到预定的电平时，其电平从逻辑“低”电平改变成逻辑“高”电平。如果第一写入命令信号WT1B在加电时段终止之后被使能，则锁存信号发生器31可以产生具有逻辑“高”电平的锁存信号LAT。如果从列控制信号CAS2B被使能成具有逻辑“低”电平的时间点起经过预定的时段之后列移位控制信号CAS2BSFT被使能成具有逻辑“低”电平，则锁存信号发生器31可以产生具有逻辑“低”电平的锁存信号LAT。
响应于锁存信号LAT和列控制信号CAS2B，输出单元32可以产生第二写入命令信号WT2。如果列控制信号CAS2B被使能成具有逻辑“低”电平而锁存信号LAT具有逻辑“高”电平，则输出单元32可以产生被使能成具有逻辑“高”电平的第二写入命令信号WT2。如果锁存信号LAT具有逻辑“低”电平，则输出单元32可以产生被禁止成具有逻辑“低”电平的第二写入命令信号WT2。
在下文中将描述具有前述配置的半导体系统的操作。
首先，第一内部命令发生器21(见图1)可以响应于时钟使能信号CKE和芯片选择信号CS而将包括外部命令信号的第一命令/地址信号CA0至第六命令/地址信号CA5译码，以将第一写入命令信号WT1B、第一屏蔽写入命令信号MWT1B、第一读取命令信号RD1B、第一模式寄存器读取命令信号MRR1B、以及第一多命令信号MPC1B中的任意一个使能成具有逻辑“低”电平。在下文中，将参照图5中所示的逻辑表来描述用于产生第一内部命令信号的第一内部命令发生器21的操作。
如图5中所示，当时钟使能信号CKE具有逻辑“高(H)”电平时，如果在芯片选择信号CS的电平改变成逻辑“高(H)”电平的时间点处，具有电平组合‘L，L，H，L，L’的第一命令/地址信号CA0至第五命令/地址信号CA4被输入至第一内部命令发生器21，则第一内部命令发生器21可以产生被使能成具有逻辑“低(L)”电平的第一写入命令信号WT1B。在这种情况下，在芯片选择信号CS的电平改变成逻辑“高(H)”电平的时间点处，被输入至第一内部命令发生器21的第六命令/地址信号CA5可以包括与突发长度BL有关的信息。另外，在芯片选择信号CS的电平改变成逻辑“低(L)”电平的时间点处，第一命令/地址信号CA0至第三命令/地址信号CA2可以包括与施加了写入操作的存储器单元阵列的存储体地址BA0～BA2有关的信息，第五命令/地址信号CA4可以包括与施加了写入操作的存储器单元阵列的列地址C9有关的信息，第六命令/地址信号CA5可以包括与自动预充电信号AP有关的信息。在图5中，在芯片选择信号CS的电平改变成逻辑“低(L)”电平的时间点处，第四命令/地址信号CA3可以由字符“V”来表示，因为没有信息被包括在第四命令/地址信号CA3中。然而，第四命令/地址信号CA3随后可以包括与新操作有关的信息。
如图5中所示，当时钟使能信号CKE具有逻辑“高(H)”电平时，如果在芯片选择信号CS的电平改变成逻辑“高(H)”电平的时间点处，具有电平组合‘L，L，H，H，L’的第一命令/地址信号CA0至第五命令/地址信号CA4被输入至第一内部命令发生器21，则第一内部命令发生器21可以产生被使能成具有逻辑“低(L)”电平的第一屏蔽写入命令信号MWT1B。在这种情况下，在芯片选择信号CS的电平改变成逻辑“高(H)”电平的时间点处，输入至第一内部命令发生器21的第六命令/地址信号CA5可以包括与突发长度BL有关的信息。另外，在芯片选择信号CS的电平改变成逻辑“低(L)”电平的时间点处，第一命令/地址信号CA0至第三命令/地址信号CA2可以包括与施加了屏蔽写入操作的存储器单元阵列的存储体地址BA0～BA2有关的信息，第五命令/地址信号CA4可以包括与施加了屏蔽写入操作的存储器单元阵列的列地址C9有关的信息，第六命令/地址信号CA5可以包括与自动预充电信号AP有关的信息。在图5中，在芯片选择信号CS的电平改变成逻辑“低(L)”电平的时间点处，第四命令/地址信号CA3由字符“V”来表示，因为没有信息被包括在第四命令/地址信号CA3中。然而，第四命令/地址信号CA3随后可以包括与新操作有关的信息。
如图5中所示，当时钟使能信号CKE具有逻辑“高(H)”电平时，如果在芯片选择信号CS的电平改变成逻辑“高(H)”电平的时间点处，具有电平组合‘L，H，L，L，L’的第一命令/地址信号CA0至第五命令/地址信号CA4被输入至第一内部命令发生器21，则第一内部命令发生器21可以产生被使能成具有逻辑“低(L)”电平的第一读取命令信号RD1B。在这种情况下，在芯片选择信号CS的电平改变成逻辑“高(H)”电平的时间点处，被输入至第一内部命令发生器21的第六命令/地址信号CA5可以包括与突发长度BL有关的信息。另外，在芯片选择信号CS的电平改变成逻辑“低(L)”电平的时间点处，第一命令/地址信号CA0至第三命令/地址信号CA2可以包括与施加了读取操作的存储器单元阵列的存储体地址BA0～BA2有关的信息，第五命令/地址信号CA4可以包括与施加了读取操作的存储器单元阵列的列地址C9有关的信息，第六命令/地址信号CA5可以包括与自动预充电信号AP有关的信息。在图5中，在芯片选择信号CS的电平改变成逻辑“低(L)”电平的时间点处，第四命令/地址信号CA3由字符“V”来表示，因为没有信息被包括在第四命令/地址信号CA3中。然而，第四命令/地址信号CA3随后可以包括与新操作有关的信息。
如图5中所示，当时钟使能信号CKE具有逻辑“高(H)”电平时，如果在芯片选择信号CS的电平改变成逻辑“高(H)”电平的时间点处，具有电平组合‘L，H，H，H，L’的第一命令/地址信号CA0至第五命令/地址信号CA4被输入至第一内部命令发生器21，则第一内部命令发生器21可以产生被使能成具有逻辑“低(L)”电平的第一模式寄存器读取命令信号MRR1B。在这种情况下，在芯片选择信号CS的电平改变成逻辑“高(H)”电平的时间点处，被输入至第一内部命令发生器21的第六命令/地址信号CA5可以包括储存在模式寄存器中的信息OP7。另外，在芯片选择信号CS的电平改变成逻辑“低(L)”电平的时间点处，第一命令/地址信号CA0至第六命令/地址信号CA5可以包括与施加了读取操作的模式寄存器的地址MA0～MA5有关的信息。
如图5中所示，当时钟使能信号CKE具有逻辑“高(H)”电平时，如果在芯片选择信号CS的电平改变成逻辑“高(H)”电平的时间点处，具有电平组合‘L，L，L，L，L’的第一命令/地址信号CA0至第五命令/地址信号CA4被输入至第一内部命令发生器21，则第一内部命令发生器21可以产生被使能成具有逻辑“低(L)”电平的第一多命令信号MPC1B。在这种情况下，在芯片选择信号CS的电平改变成逻辑“高(H)”电平的时间点处，第六命令/地址信号CA5可以包括用于执行各种控制操作之一所需的信息OP6。另外，在芯片选择信号CS的电平改变成逻辑“低(L)”电平的时间点处，第一命令/地址信号CA0至第六命令/地址信号CA5可以包括用于执行各种控制操作的信息OP0～OP5。
响应于时钟使能信号CKE和芯片选择信号CS以产生列控制信号CAS2B，列控制信号发生器22可以将包括外部命令信号的第一命令/地址信号CA0至第六命令/地址信号CA5译码。
如图5中所示，当时钟使能信号CKE具有逻辑“高(H)”电平时，如果在芯片选择信号CS的电平改变成逻辑“高(H)”电平的时间点处，具有电平组合‘L，H，L，L，H’的第一命令/地址信号CA0至第五命令/地址信号CA4被输入至列控制信号发生器22，则列控制信号发生器22可以产生被使能成具有逻辑“低(L)”电平的列控制信号CAS2B。在这种情况下，在芯片选择信号CS的电平改变成逻辑“高(H)”电平的时间点处，第六命令/地址信号CA5可以包括与施加了写入操作、屏蔽写入操作、读取操作、模式寄存器读取操作和控制操作之一的存储器单元的列地址C8有关的信息。另外，在芯片选择信号CS的电平改变成逻辑“低(L)”电平的时间点处，第一命令/地址信号CA0至第六命令/地址信号CA5可以包括与施加了写入操作、屏蔽写入操作、读取操作、模式寄存器读取操作和控制操作之一的存储器单元的列地址C2～C7有关的信息。
移位器23可以与时钟信号CLK同步地将列控制信号CAS2B移位预定的时段，以产生列移位控制信号CAS2BSFT。
响应于列控制信号CAS2B和列移位控制信号CAS2BSFT，第二内部命令发生器24可以从包括第一写入命令信号WT1B、第一屏蔽写入命令信号MWT1B、第一读取命令信号RD1B、第一模式寄存器读取命令信号MRR1B和第一多命令信号MPC1B的第一内部命令信号中，产生包括第二写入命令信号WT2、第二屏蔽写入命令信号MWT2、第二读取命令信号RD2、第二模式寄存器读取命令信号MRR2和第二多命令信号MPC2的第二内部命令信号。
在一个实施例中，如果在第一写入命令信号WT1B被使能成具有逻辑“低”电平之后列控制信号CAS2B被使能成具有逻辑“低”电平，则第二写入命令信号WT2可以被使能成具有逻辑“高”电平以执行写入操作。如果在第一屏蔽写入命令信号MWT1B被使能成具有逻辑“低”电平之后列控制信号CAS2B被使能成具有逻辑“低”电平，则第二屏蔽写入命令信号MWT2可以被使能成逻辑“高”电平以执行屏蔽写入操作。如果在第一读取命令信号RD1B被使能成具有逻辑“低”电平之后列控制信号CAS2B被使能成具有逻辑“低”电平，则第二读取命令信号RD2可以被使能成逻辑“高”电平以执行读取操作。如果在第一模式寄存器读取命令信号MRR1B被使能成具有逻辑“低”电平之后列控制信号CAS2B被使能成具有逻辑“低”电平，则第二模式寄存器读取命令信号MRR2可以被使能成逻辑“高”电平以执行模式寄存器读取操作。如果在第一多命令信号MPC1B被使能成具有逻辑“低”电平之后列控制信号CAS2B被使能成具有逻辑“低”电平，则第二多命令信号MPC2可以被使能成逻辑“高”电平以执行预定的控制操作。
在从第二写入命令信号WT2被使能成具有逻辑“高”电平的时间点起经过预定的时段之后，当列移位控制信号CAS2BSFT被使能成逻辑“低”电平时，第二写入命令信号WT2可以被禁止成逻辑“低”电平。另外，在从第二屏蔽写入命令信号MWT2被使能成具有逻辑“高”电平的时间点起经过预定的时段之后，当列移位控制信号CAS2BSFT被使能成逻辑“低”电平时，第二屏蔽写入命令信号MWT2可以被禁止成逻辑“低”电平。类似地，在从第二读取命令信号RD2被使能成具有逻辑“高”电平的时间点起经过预定的时段之后，当列移位控制信号CAS2BSFT被使能成逻辑“低”电平时，第二读取命令信号RD2可以被禁止成逻辑“低”电平。另外，在从第二模式寄存器读取命令信号MRR2被使能成具有逻辑“高”电平的时间点起经过预定的时段之后，当列移位控制信号CAS2BSFT被使能成逻辑“低”电平时，第二模式寄存器读取命令信号MRR2可以被禁止成逻辑“低”电平。此外，在从第二多命令信号MPC2被使能成具有逻辑“高”电平的时间点起经过预定的时段之后，当列移位控制信号CAS2BSFT被使能成逻辑“低”电平时，第二多命令信号MPC2可以被禁止成逻辑“低”电平。
用于将第一写入命令信号WT1B、第一屏蔽写入命令信号MWT1B、第一读取命令信号RD1B、第一模式寄存器读取命令信号MRR1B、第一多命令信号MPC1B以及列控制信号CAS2B使能的第一命令/地址信号CA0至第六命令/地址信号CA5的逻辑电平组合可以根据各种实施例而被设定成与图5的表中所示的不同。
以上所讨论的半导体系统尤其用在存储器件、处理器和计算机系统的设计中。例如，参见图6，示出了使用根据实施例的半导体系统的系统的框图，并且整体上由附图标记1000来表示。系统1000可以包括一个或更多个处理器或者中央处理器单元(“CPU”)1100。CPU1100可以单独地使用或者与其他的CPU组合适用。尽管CPU1100主要以单数形式提及，但是对于本领域的技术人员将理解的是，可以实施具有任意数目的物理或逻辑CPU的系统。
芯片组1150可以可操作地与CPU1100耦接。芯片组1150是CPU1100与系统1000的其他部件(可以包括存储器控制器1200、输入/输出(“I/O”)总线1250和盘驱动器控制器1300)之间的信号通信路径。根据系统的配置，若干不同信号中的任意一个可以经由芯片组1150来传送，并且本领域的技术人员将理解的是，信号在系统1000中的路径可以在不改变系统的本质的情况下容易地调整。
如上所述，存储器控制器1200可以可操作性地与芯片组1150耦接。存储器控制器1200可以包括以上参照图1至图5所述的至少一种半导体系统或存储器(即，如图1中所示)。因而，存储器控制器1200可以经由芯片组1150接收从CPU1100提供的请求。在可替选的实施例中，存储器控制器1200可以被集成至芯片组1150中。存储器控制器1200可以可操作性地与一个或更多个存储器件1350耦接。在一个实施例中，存储器件1350可以包括如以上结合图1至图5所述的半导体系统或半导体器件2(即，如图1所示)，存储器件1350可以包括用于限定多个存储器单元的多个字线和多个位线。存储器件1350可以是若干工业标准存储器类型中的任意一种，包括但是不限于单列直插式存储模块(“SIMM”)和双列直插式存储模块(“DIMM”)。另外，存储器件1350可以通过储存指令和数据二者来便利于外部数据存储设备的安全移除。
芯片组1150也可以与I/O总线1250耦接。I/O总线1250可以用作信号从芯片组1150至I/O设备1410、1420和1430的通信路径。I/O设备1410、1420和1430可以包括：鼠标1410、视频显示器1420、或键盘1430。I/O总线1250可以利用若干通信协议中的任意一种与I/O设备1410、1420和1430通信。另外，I/O总线1250可以被集成在芯片组1150中。
盘驱动器控制器1300(即，内部盘驱动器)也可以可操作性地与芯片组1150耦接。盘驱动器控制器1300可以用作芯片组1150与一个或更多个内部盘驱动器1450之间的通信路径。内部盘驱动器1450可以通过储存指令和数据二者来便利于外部数据存储器件的断开。盘驱动器控制器1300和内部盘驱动器1450可以实质地使用任意类型的通信协议(包括以上关于I/O总线1250所述的那些通信协议中的全部)来彼此通信或与芯片组1150通信。
重要的是注意到结合图6所述的系统1000仅是使用以上结合图1至图5所讨论的半导体系统的系统的一个实例。在可替选的实施例中，诸如蜂窝电话或数码照相机，部件可以与图6中所示的实施例不同。
如上所述，根据实施例的半导体器件可以仅使用例如第一命令/地址信号CA0至第六命令/地址信号CA5而在芯片选择信号CS的两个周期时间内顺序地接收用于写入操作、屏蔽写入操作、读取操作、模式寄存器读取操作和控制操作所需的信息。即，由于用于各种操作所需的信息被顺序地输入至半导体器件，所以施加了命令/地址信号的半导体器件的输入引脚的数目可以减少。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体器件，包括：
第一内部命令发生器，适于：响应于外部控制信号，在将外部命令信号译码之后产生第一内部命令信号；
列控制信号发生器，适于：响应于所述外部控制信号，在将所述外部命令信号译码之后产生列控制信号；以及
第二内部命令发生器，适于：响应于所述列控制信号，从所述第一内部命令信号中产生第二内部命令信号。
技术方案2.如技术方案1所述的半导体器件，其中，所述外部控制信号是用于选择包括所述半导体器件的芯片的芯片选择信号。
技术方案3.如技术方案1所述的半导体器件，其中，所述第一内部命令信号包括第一写入命令信号、第一屏蔽写入命令信号、第一读取命令信号、第一模式寄存器读取命令信号和第一多命令信号中的至少两个。
技术方案4.如技术方案3所述的半导体器件，其中，所述第二内部命令信号包括第二写入命令信号、第二屏蔽写入命令信号、第二读取命令信号、第二模式寄存器读取命令信号和第二多命令信号中的至少两个。
技术方案5.如技术方案4所述的半导体器件，
其中，所述第二写入命令信号被使能以执行写入操作；
其中，所述第二屏蔽写入命令信号被使能以执行包括屏蔽操作的写入操作，所述屏蔽操作用于防止数据被写入至预定的存储器单元；
其中，所述第二读取命令信号被使能以执行读取操作；
其中，所述第二模式寄存器读取命令信号被使能以读出储存在模式寄存器中的信息；以及
其中，所述第二多命令信号被使能以执行预定的控制操作。
技术方案6.如技术方案4所述的半导体器件，
其中，当所述第一写入命令信号和所述列控制信号都被使能时，所述第二写入命令信号被使能；
其中，当所述第一屏蔽写入命令信号和所述列控制信号都被使能时，所述第二屏蔽写入命令信号被使能；
其中，当所述第一读取命令信号和所述列控制信号都被使能时，所述第二读取命令信号被使能；
其中，当所述第一模式寄存器读取命令信号和所述列控制信号都被使能时，所述第二模式寄存器读取命令信号被使能；以及
其中，当所述第一多命令信号和所述列控制信号都被使能时，所述第二多命令信号被使能。
技术方案7.如技术方案1所述的半导体器件，还包括移位器，所述移位器适于接收所述列控制信号，并且将所述列控制信号移位预定的时段以产生列移位控制信号。
技术方案8.如技术方案7所述的半导体器件，其中，所述第二内部命令发生器响应于所述列移位控制信号而将所述第二内部命令信号禁止。
技术方案9.如技术方案8所述的半导体器件，
其中，如果所述第一内部命令信号和所述列控制信号被使能，则所述第二内部命令信号被使能；以及
其中，如果所述列移位控制信号被使能，则所述第二内部命令信号被禁止。
技术方案10.一种半导体系统，包括：
控制器，适于产生外部控制信号和外部命令信号；以及
半导体器件，适于：响应于所述外部控制信号，在将所述外部命令信号译码之后产生第一内部命令信号和列控制信号，并且所述半导体器件适于：响应于所述列控制信号，从所述第一内部命令信号产生第二内部命令信号。
技术方案11.如技术方案10所述的半导体系统，其中，在从所述外部命令信号中产生所述第一内部命令信号之后，所述半导体器件在将所述外部命令信号译码之后产生所述列控制信号。
技术方案12.如技术方案10所述的半导体系统，其中，所述外部控制信号是用于选择包括所述半导体器件的芯片的芯片选择信号。
技术方案13.如技术方案10所述的半导体系统，其中，所述第一内部命令信号包括第一写入命令信号、第一屏蔽写入命令信号、第一读取命令信号、第一模式寄存区读取命令信号和第一多命令信号中的至少两个。
技术方案14.如技术方案13所述的半导体系统，其中，所述第二内部命令信号包括第二写入命令信号、第二屏蔽写入命令信号、第二读取命令信号、第二模式寄存器读取命令信号和第二多命令信号中的至少两个。
技术方案15.如技术方案14所述的半导体系统，
其中，所述第二写入命令信号被使能以执行写入操作；
其中，所述第二屏蔽写入命令信号被使能以执行包括屏蔽操作的写入操作，所述屏蔽操作用于防止数据被写入至预定的存储器单元中；
其中，所述第二读取命令信号被使能以执行读取操作；
其中，所述第二模式寄存器读取命令信号被使能以读出储存在模式寄存器中的信息；以及
其中，所述第二多命令信号被使能以执行预定的控制操作。
技术方案16.如技术方案14所述的半导体系统，
其中，当所述第一写入命令信号和所述列控制信号都被使能时，所述第二写入命令信号被使能；
其中，当所述第一屏蔽写入命令信号和所述列控制信号都被使能时，所述第二屏蔽写入命令信号被使能；
其中，当所述第一读取命令信号和所述列控制信号都被使能时，所述第二读取命令信号被使能；
其中，当所述第一模式寄存器读取命令信号和所述列控制信号都被使能时，所述第二模式寄存器读取命令信号被使能；以及
其中，当所述第一多命令信号和所述列控制信号被使能时，所述第二多命令信号被使能。
技术方案17.如技术方案10所述的半导体系统，其中，所述半导体器件包括：
第一内部命令发生器，适于：响应于所述外部控制信号，在将所述外部命令信号译码之后产生所述第一内部命令信号；
列控制信号发生器，适于：响应于所述外部控制信号，在将所述外部命令信号译码之后产生所述列控制信号；以及
第二内部命令信号发生器，适于：响应于所述列控制信号，从所述第一内部命令信号中产生所述第二内部命令信号。
技术方案18.如技术方案17所述的半导体系统，还包括移位器，适于接收所述列控制信号，并且将所述列控制信号移位预定的时段以产生列移位控制信号。
技术方案19.如技术方案18所述的半导体系统，其中，所述第二内部命令发生器响应于所述列移位控制信号而将所述第二内部命令信号禁止。
技术方案20.如技术方案19所述的半导体系统，
其中，如果所述第一内部命令信号和所述列控制信号被使能，则所述第二内部命令信号被使能；以及
其中，如果所述列移位控制信号被使能，则所述第二内部命令信号被禁止。

Claims (20)

1.一种半导体器件，包括：
第一内部命令发生器，适于：响应于外部控制信号和时钟使能信号，在将外部命令信号译码之后产生第一内部命令信号；
列控制信号发生器，适于：响应于所述外部控制信号和所述时钟使能信号，在将所述外部命令信号译码之后产生列控制信号；以及
第二内部命令发生器，适于：响应于所述列控制信号和列移位控制信号，从所述第一内部命令信号中产生第二内部命令信号，其中，所述列移位控制信号是通过将所述列控制信号移位预定的时段而产生的。
2.如权利要求1所述的半导体器件，其中，所述外部控制信号是用于选择包括所述半导体器件的芯片的芯片选择信号。
3.如权利要求1所述的半导体器件，其中，所述第一内部命令信号包括第一写入命令信号、第一屏蔽写入命令信号、第一读取命令信号、第一模式寄存器读取命令信号和第一多命令信号中的至少两个。
4.如权利要求3所述的半导体器件，其中，所述第二内部命令信号包括第二写入命令信号、第二屏蔽写入命令信号、第二读取命令信号、第二模式寄存器读取命令信号和第二多命令信号中的至少两个。
5.如权利要求4所述的半导体器件，
其中，所述第二写入命令信号被使能以执行写入操作；
其中，所述第二屏蔽写入命令信号被使能以执行包括屏蔽操作的写入操作，所述屏蔽操作用于防止数据被写入至预定的存储器单元；
其中，所述第二读取命令信号被使能以执行读取操作；
其中，所述第二模式寄存器读取命令信号被使能以读出储存在模式寄存器中的信息；以及
其中，所述第二多命令信号被使能以执行预定的控制操作。
6.如权利要求4所述的半导体器件，
其中，当所述第一写入命令信号和所述列控制信号都被使能时，所述第二写入命令信号被使能；
其中，当所述第一屏蔽写入命令信号和所述列控制信号都被使能时，所述第二屏蔽写入命令信号被使能；
其中，当所述第一读取命令信号和所述列控制信号都被使能时，所述第二读取命令信号被使能；
其中，当所述第一模式寄存器读取命令信号和所述列控制信号都被使能时，所述第二模式寄存器读取命令信号被使能；以及
其中，当所述第一多命令信号和所述列控制信号都被使能时，所述第二多命令信号被使能。
7.如权利要求1所述的半导体器件，还包括移位器，所述移位器适于接收所述列控制信号，并且将所述列控制信号移位预定的时段以产生所述列移位控制信号。
8.如权利要求7所述的半导体器件，其中，所述第二内部命令发生器响应于所述列移位控制信号而将所述第二内部命令信号禁止。
9.如权利要求8所述的半导体器件，
其中，如果所述第一内部命令信号和所述列控制信号被使能，则所述第二内部命令信号被使能；以及
其中，如果所述列移位控制信号被使能，则所述第二内部命令信号被禁止。
10.一种半导体系统，包括：
控制器，适于产生外部控制信号和外部命令信号；以及
半导体器件，适于：响应于所述外部控制信号和时钟使能信号，在将所述外部命令信号译码之后产生第一内部命令信号和列控制信号，并且所述半导体器件适于：响应于所述列控制信号和列移位控制信号，从所述第一内部命令信号产生第二内部命令信号，其中，所述列移位控制信号是通过将所述列控制信号移位预定的时段而产生的。
11.如权利要求10所述的半导体系统，其中，在从所述外部命令信号中产生所述第一内部命令信号之后，所述半导体器件在将所述外部命令信号译码之后产生所述列控制信号。
12.如权利要求10所述的半导体系统，其中，所述外部控制信号是用于选择包括所述半导体器件的芯片的芯片选择信号。
13.如权利要求10所述的半导体系统，其中，所述第一内部命令信号包括第一写入命令信号、第一屏蔽写入命令信号、第一读取命令信号、第一模式寄存器读取命令信号和第一多命令信号中的至少两个。
14.如权利要求13所述的半导体系统，其中，所述第二内部命令信号包括第二写入命令信号、第二屏蔽写入命令信号、第二读取命令信号、第二模式寄存器读取命令信号和第二多命令信号中的至少两个。
15.如权利要求14所述的半导体系统，
其中，所述第二写入命令信号被使能以执行写入操作；
其中，所述第二屏蔽写入命令信号被使能以执行包括屏蔽操作的写入操作，所述屏蔽操作用于防止数据被写入至预定的存储器单元中；
其中，所述第二读取命令信号被使能以执行读取操作；
其中，所述第二模式寄存器读取命令信号被使能以读出储存在模式寄存器中的信息；以及
其中，所述第二多命令信号被使能以执行预定的控制操作。
16.如权利要求14所述的半导体系统，
其中，当所述第一写入命令信号和所述列控制信号都被使能时，所述第二写入命令信号被使能；
其中，当所述第一屏蔽写入命令信号和所述列控制信号都被使能时，所述第二屏蔽写入命令信号被使能；
其中，当所述第一读取命令信号和所述列控制信号都被使能时，所述第二读取命令信号被使能；
其中，当所述第一模式寄存器读取命令信号和所述列控制信号都被使能时，所述第二模式寄存器读取命令信号被使能；以及
其中，当所述第一多命令信号和所述列控制信号被使能时，所述第二多命令信号被使能。
17.如权利要求10所述的半导体系统，其中，所述半导体器件包括：
第一内部命令发生器，适于：响应于所述外部控制信号和所述时钟使能信号，在将所述外部命令信号译码之后产生所述第一内部命令信号；
列控制信号发生器，适于：响应于所述外部控制信号和所述时钟使能信号，在将所述外部命令信号译码之后产生所述列控制信号；以及
第二内部命令发生器，适于：响应于所述列控制信号和所述列移位控制信号，从所述第一内部命令信号中产生所述第二内部命令信号。
18.如权利要求17所述的半导体系统，其中，所述半导体器件还包括移位器，适于接收所述列控制信号，并且将所述列控制信号移位预定的时段以产生列移位控制信号。
19.如权利要求18所述的半导体系统，其中，所述第二内部命令发生器响应于所述列移位控制信号而将所述第二内部命令信号禁止。
20.如权利要求19所述的半导体系统，
其中，如果所述第一内部命令信号和所述列控制信号被使能，则所述第二内部命令信号被使能；以及
其中，如果所述列移位控制信号被使能，则所述第二内部命令信号被禁止。
CN201410222005.9A 2014-01-06 2014-05-23 半导体器件和包括半导体器件的半导体系统 Active CN104765700B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020140001343A KR102166524B1 (ko) 2014-01-06 2014-01-06 반도체장치 및 반도체시스템
KR10-2014-0001343 2014-01-06

Publications (2)

Publication Number Publication Date
CN104765700A CN104765700A (zh) 2015-07-08
CN104765700B true CN104765700B (zh) 2019-11-08

Family

ID=53495712

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410222005.9A Active CN104765700B (zh) 2014-01-06 2014-05-23 半导体器件和包括半导体器件的半导体系统

Country Status (3)

Country Link
US (1) US9281033B2 (zh)
KR (1) KR102166524B1 (zh)
CN (1) CN104765700B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102634962B1 (ko) * 2018-09-06 2024-02-08 에스케이하이닉스 주식회사 반도체장치
KR102653529B1 (ko) * 2018-10-22 2024-04-02 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR20210050304A (ko) 2019-10-28 2021-05-07 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010059010A (ko) * 1999-12-30 2001-07-06 박종섭 칼럼 경로 액세스 제어회로를 구비한 반도체 메모리 장치
CN101375255A (zh) * 2005-05-03 2009-02-25 美光科技公司 基于命令信号和操作状态解码命令的系统和方法
CN102486930A (zh) * 2010-12-01 2012-06-06 海力士半导体有限公司 半导体系统、半导体存储装置及输入/输出数据的方法
CN103198859A (zh) * 2012-01-05 2013-07-10 爱思开海力士有限公司 半导体器件和系统、命令地址建立/保持时间控制方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100543906B1 (ko) 2001-12-29 2006-01-23 주식회사 하이닉스반도체 어드레스 핀의 수를 줄인 동기식 반도체 메모리 소자
JP2009020953A (ja) * 2007-07-11 2009-01-29 Elpida Memory Inc 同期式半導体装置及びこれを有するデータ処理システム
JP5600235B2 (ja) 2007-10-11 2014-10-01 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置、およびアドレスラッチの高速化方法
JP5195140B2 (ja) * 2008-08-06 2013-05-08 富士通セミコンダクター株式会社 半導体メモリおよびメモリシステム
KR100961207B1 (ko) * 2008-10-02 2010-06-09 주식회사 하이닉스반도체 커맨드 생성회로 및 반도체 메모리 장치
JP5343544B2 (ja) * 2008-12-08 2013-11-13 富士通セミコンダクター株式会社 半導体メモリ、半導体装置およびシステム
JP5742508B2 (ja) * 2011-06-27 2015-07-01 富士通セミコンダクター株式会社 半導体メモリ、システムおよび半導体メモリの動作方法
JP2013073653A (ja) * 2011-09-28 2013-04-22 Elpida Memory Inc 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010059010A (ko) * 1999-12-30 2001-07-06 박종섭 칼럼 경로 액세스 제어회로를 구비한 반도체 메모리 장치
CN101375255A (zh) * 2005-05-03 2009-02-25 美光科技公司 基于命令信号和操作状态解码命令的系统和方法
CN102486930A (zh) * 2010-12-01 2012-06-06 海力士半导体有限公司 半导体系统、半导体存储装置及输入/输出数据的方法
CN103198859A (zh) * 2012-01-05 2013-07-10 爱思开海力士有限公司 半导体器件和系统、命令地址建立/保持时间控制方法

Also Published As

Publication number Publication date
CN104765700A (zh) 2015-07-08
KR20150081647A (ko) 2015-07-15
US9281033B2 (en) 2016-03-08
US20150194199A1 (en) 2015-07-09
KR102166524B1 (ko) 2020-10-15

Similar Documents

Publication Publication Date Title
US9886378B2 (en) Nonvolatile memory system using control signals to transmit varied signals via data pins
EP2472409B1 (en) Input-output module, and method for extending a memory interface for input-output operations
US8923088B2 (en) Solid state storage device with sleep control circuit
US8953396B2 (en) NAND interface
CN1941174A (zh) 多端口内存装置
KR20130107841A (ko) 메모리 시스템
CN104765700B (zh) 半导体器件和包括半导体器件的半导体系统
CN104064213A (zh) 存储器存取方法、存储器存取控制方法及存储器控制器
US9471498B2 (en) Memory card access device, control method thereof, and memory card access system
CN102968396A (zh) 从Flash芯片到SRAM芯片的专用数据传输模块
JP2005174337A (ja) メモリシステムおよびホストとメモリカードとの間のデータ伝送速度設定方法
US20190267060A1 (en) Semiconductor device
CN201352461Y (zh) 一种闪存烧录装置
CN104077080B (zh) 存储器存取方法、存储器存取控制方法、spi闪存装置及其控制器
KR20210152750A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20160034978A (ko) 메모리 컨트롤러 커넥터의 메모리 커넥터에의 매핑
CN106649183A (zh) 一种基于mcu的低功耗串行通信芯片
JP3800164B2 (ja) 情報処理装置、情報記憶装置、情報処理方法、及び情報処理プログラム
KR20140081288A (ko) 메모리 장치의 커맨드 제어 회로 및 이를 포함하는 메모리 장치
CN101494090B (zh) 存储器存取控制方法
JP4096271B2 (ja) 情報処理装置、情報記憶装置、情報処理方法、及び情報処理プログラム
CN214253209U (zh) 一种sdram控制器用户接口模块ip核
CN108021529A (zh) 一种用于自主潜水器的硬件可配置控制器装置
CN100397409C (zh) 具高速外围部件互连总线的虚拟usb接口读卡机
CN101349933B (zh) 不同规格内存插槽的计算机系统

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant