CN104752350A

CN104752350A - 一种制作半导体器件的方法

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Publication number: CN104752350A
Application number: CN201310743194.XA
Authority: CN
Inventors: 赵杰
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2013-12-27
Filing date: 2013-12-27
Publication date: 2015-07-01
Anticipated expiration: 2033-12-27
Also published as: CN104752350B

Abstract

本发明公开了一种制作半导体器件的方法，根据本发明的方法提出了采用两步工艺以使金属栅极沟槽中的金属钨电极层和位于金属栅极沟槽侧壁的金属薄膜堆层凹陷，第一步去除位于金属栅极沟槽侧壁的覆盖层、阻挡层和Ｐ型功函数金属层；第二步回刻蚀金属钨电极层和去除位于金属栅极沟槽侧壁的Ｎ型功函数金属层。根据本发明的方法还提出了采用三步工艺以使金属栅极沟槽中的金属钨电极层和位于金属栅极沟槽侧壁的金属薄膜堆层凹陷，第一步去除位于金属栅极沟槽侧壁的Ｐ型功函数金属层；第二步去除位于金属栅极沟槽侧壁的覆盖层、阻挡层和Ｎ型功函数金属层；第三步回刻蚀金属钨电极层。

Description

一种制作半导体器件的方法

技术领域

本发明涉及半导体制造工艺，尤其涉及一种在FinFET的后高K/金属栅极技术中回刻蚀去除部分的金属栅极以在刻蚀剩余的金属栅极上形成接触孔刻蚀停止层层的方法。

背景技术

集成电路(IC)尤其是超大规模集成电路中的主要器件是金属氧化物半导体场效应晶体管（MOS），随着半导体集成电路工业技术日益的成熟，超大规模的集成电路的迅速发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。对于具有更先进的技术节点的CMOS而言，后高K/金属栅极（high-k and metal gate last）技术已经广泛地应用于CMOS器件中，以避免高温处理工艺对器件的损伤。传统的平面半导体器件技术受到物理限制并且很难满足具有缩小沟槽的半导体器件的性能，但是FinFET技术中的三栅（tri-gate）工艺能够获得良好的器件性能。

随着半导体器件栅极尺寸的缩小，为了提高金属栅极的填充，采用金属钨代替金属铝作为栅极电极。然而，随着半导体器件尺寸的日益缩小，多晶硅与多晶硅之间的距离也逐渐减小但仍然提供足够的空间用于接触孔的刻蚀。其中，关键尺寸引起的工艺变换和接触孔工艺覆盖层将很容易引起接触孔至栅极桥（gate bridge）。在FinFET工艺中，在金属栅极上形成接触孔刻蚀停止层以避免接触孔至栅极桥。

在目前的后高K/后金属栅极(high-K&gate last)技术中，在形成金属栅极之后，去除金属钨和侧壁金属，侧壁金属包括NMOS功函数金属层（P型功函数金属层）、阻挡层和高K介电层，然后填充接触孔刻蚀停止层，接着执行化学机械研磨或者回刻蚀工艺以平坦化半导体衬底的表面。

如图1A-1F所示，为根据现有的技术制作后HK/后MG结构的半导体器件的横截面示意图，1A所示，采用刻蚀工艺去除位于半导体衬底100上NMOS区域和PMOS区域中的虚拟栅极和栅极介电层保留位于虚拟栅极结构两侧的间隙壁101，以形成金属栅极沟槽，在金属栅极沟槽中沉积形成高K介电层102、覆盖层103、阻挡层104和PMOS功函数金属层105，接着在PMOS功函数金属层105上形成底部抗反射涂层106和光刻胶层107。

如图1B所示，图案化所述光刻胶层107，以露出NMOS区域覆盖PMOS区域；根据图案化的光刻胶层107去除NMOS区域中的底部抗反射涂层106和PMOS的功函数金属层105以露出阻挡层104，接着去除图案化所述底部抗反射涂层106和光刻胶层107。

如图1C所示，在半导体衬底上形成图案化的底部抗反射涂层108和光刻胶层109，以露出PMOS区域覆盖NMOS区域，回刻蚀PMOS区域中沟槽内的底部抗反射涂层，同时去除了沟槽顶部的PMOS功函数金属层105以露出阻挡层104，再去除底部抗反射涂层108和光刻胶层109。

如图1D所示，在半导体衬底上沉积形成NMOS功函数金属层110和金属钨电极层111，采用化学机械研磨或者回刻蚀工艺去除掉多余的金属层以露出层间介电层。

如图1E所示，采用回刻蚀工艺去除掉部分的金属钨电极层和部分的金属栅极堆叠结构以形成沟槽112，部分的金属栅极堆叠结构包括NMOS功函数金属层（N型功函数金属层）、阻挡层和高K介电层、覆盖层。

如图1F所示，在半导体衬底100上形成接触孔刻蚀停止层113，接触孔刻蚀停止层113填充沟槽112，接着采用化学机械研磨和回刻蚀工艺去除掉位于层间介电层上的接触孔刻蚀停止层，以形成金属栅极114A、114B。

因此，需要一种新的方法，以解决现有技术中的问题，去除金属钨电极层和侧壁金属堆叠层，最终形成具有良好金属栅极结构的半导体器件。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了解决现有技术中存在的问题，本发明提出了一种制作半导体器件的方法，包括：提供具有第一区域和第二区域的半导体衬底，所述第一区域包括虚拟栅极，所述第二区域包括虚拟栅极；去除所述第一区域中的虚拟栅极和所述第二区域中的虚拟栅极，以在所述第一区域中形成第一沟槽，在所述第二区域中形成第二沟槽；在所述第一沟槽和所述第二沟槽的底部及侧壁上依次沉积形成高K介电层、覆盖层、阻挡层和P型功函数金属层；在所述P型功函数金属层上形成牺牲层；回刻蚀去除部分的位于所述第一沟槽和所述第二沟槽顶部附近的所述牺牲层、所述P型功函数金属层、所述阻挡层和所述覆盖层，以露出部分所述高K介电层；去除位于第二沟槽中的所述牺牲层和所述P型功函数金属层以露出所述阻挡层；去除位于所述第一沟槽中的所述牺牲层，以露出所述P型功函数金属层；在露出的所述第一沟槽和第二沟槽的底部和侧壁上依次沉积形成N型功函数金属层和金属电极层；执行平坦化工艺；回刻蚀去除位于所述第一沟槽和所述第二沟槽顶部侧墙上的所述N型功函数金属层和所述金属电极层；在所述半导体衬底上沉积形成接触孔刻蚀停止层。

本发明还提出了另一种制作半导体器件的方法，包括：提供具有第一区域和第二区域的半导体衬底，所述第一区域包括虚拟栅极，所述第二区域包括虚拟栅极；去除所述第一区域中的虚拟栅极和所述第二区域中的虚拟栅极，以在所述第一区域中形成第一沟槽，在所述第二区域中形成第二沟槽；在所述第一沟槽和所述第二沟槽的底部及侧壁上依次沉积形成高K介电层、覆盖层、阻挡层和P型功函数金属层；在所述P型功函数金属层上形成第一牺牲层；回刻蚀去除部分的位于所述第一沟槽和所述第二沟槽顶部附近的所述第一牺牲层和所述P型功函数金属层，以露出部分所述阻挡层；去除位于第二沟槽中的所述第一牺牲层和所述P型功函数金属层以露出所述阻挡层；去除位于所述第一沟槽中的所述第一牺牲层，以露出所述P型功函数金属层；在露出的所述第一沟槽和第二沟槽的底部和侧壁上依次沉积形成N型功函数金属层和第二牺牲层；去除部分的位于所述第一沟槽和所述第二沟槽顶部附近的所述第二牺牲层、所述N型功函数金属层、所述阻挡层和所述覆盖层，以露出部分所述高K介电层；去除位于所述第一沟槽和所述第二沟槽中的所述第二牺牲层；在露出的所述第一沟槽和第二沟槽的底部和侧壁上沉积形成金属电极层；执行平坦化工艺；回刻蚀去除位于所述第一沟槽和所述第二沟槽顶部侧墙上的所述金属电极层；在所述半导体衬底上沉积形成接触孔刻蚀停止层。

优选地，还包括在沉积形成所述接触孔刻蚀停止层之后执行平坦化工艺的步骤。

优选地，所述第一区域为PMOS区域，所述第二区域为NMOS区域。

优选地，所述接触孔刻蚀停止层的材料为SiN、SiON、SiOCN或者SiOBN，采用CVD或者ALD形成所述接触孔刻蚀停止层，所述金属电极层的材料为钨。

优选地，所述牺牲层的材料为底部抗反射涂层。

优选地，所述第一牺牲层的材料为底部抗反射涂层，述第二牺牲层的材料为底部抗反射涂层。

优选地，采用化学机械研磨或者回刻蚀执行所述平坦化步骤。

综上所述，根据本发明的方法提出了采用两步工艺以使金属栅极沟槽中的金属钨电极层和位于金属栅极沟槽侧壁的金属薄膜堆层凹陷，第一步去除位于金属栅极沟槽侧壁的覆盖层、阻挡层和Ｐ型功函数金属层；第二步回刻蚀金属钨电极层和去除位于金属栅极沟槽侧壁的Ｎ型功函数金属层。根据本发明的方法还提出了采用三步工艺以使金属栅极沟槽中的金属钨电极层和位于金属栅极沟槽侧壁的金属薄膜堆层凹陷，第一步去除位于金属栅极沟槽侧壁的Ｐ型功函数金属层；第二步去除位于金属栅极沟槽侧壁的覆盖层、阻挡层和Ｎ型功函数金属层；第三步回刻蚀金属钨电极层。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图1A-1F为根据现有技术制作具有后HK/后MG结构的半导体器件的剖面结构示意图；

图2A-2F为根据本发明一个实施方式制作具有后HK/后MG结构的半导体器件相关步骤所获得的器件的剖面结构示意图；

图3为根据本发明一个实施方式制作具有后HK/后MG结构的半导体器件的工艺流程图；

图4A-4F为根据本发明另一个实施方式制作具有后HK/后MG结构的半导体器件相关步骤所获得的器件的剖面结构示意图；

图5为根据本发明另一个实施方式制作具有后HK/后MG结构的半导体器件的工艺流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明的方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。

下面将结合图2A-2F对本发明所述半导体器件的制备方法进行详细描述。如图2A所示，提供半导体衬底200，半导体半导体衬底200可包括任何半导体材料，此半导体材料可包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GeAs、InAs、InP，以及其它Ⅲ-Ⅴ或Ⅱ-Ⅵ族化合物半导体。也是可选地，半导体衬底200可以包括外延层。半导体衬底200还可以包括有机半导体或者如Si/SiGe、绝缘体上硅（SOI）、或者绝缘体上SiGe（SGOI）的分层半导体。

半导体衬底200包括各种隔离结构201，这些隔离部件可以包括不同结构，并且由不同的处理技术来形成。例如隔离部件可以包括浅沟槽隔离部件（STI）。半导体衬底200还包括阱。

半导体衬底200包括NMOS区域和PMOS区域，NMOS区域具有形成在均匀掺杂的沟道区上的虚拟栅极结构，所述虚拟栅极结构包括栅极氧化层和虚拟栅极，以及栅极氧化物层和虚拟栅极两侧形成的栅极间隙壁，PMOS区域具有形成在均匀掺杂的沟道区上的虚拟栅极结构，所述虚拟栅极结构包括栅极氧化层和虚拟栅极，以及栅极氧化物层和虚拟栅极两侧形成的栅极间隙壁，虚拟栅极的材料可以为多晶硅或者为氮化硅或者无定型碳，其中，虚拟栅极的材料优选未掺杂的多晶硅，栅极间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者他们组合构成。作为本实施例的一个优化实施方式，所述间隙壁为氧化硅、氮化硅共同组成。半导体衬底200还包括位于NMOS虚拟栅极和PMOS虚拟栅极两侧的源漏区。

在半导体衬底200和虚拟栅极上方形成层间介电层202。实施化学机械研磨（CMP）工艺去除多余的层间介电层，使得露出虚拟栅极的虚拟栅极层。还可以采用其他的方式形成层间介电层以露出虚拟栅极的虚拟栅极层。

实施刻蚀工艺以去除NMOS区域和PMOS区域中的虚拟栅极和栅极氧化层保留位于虚拟栅极和栅极氧化层两侧的栅极间隙壁203，以在NMOS区域和PMOS区域中形成金属栅极沟槽。刻蚀工艺可以包括干法刻蚀、湿法刻蚀或者干法刻蚀和湿法刻蚀的组合。在去除虚拟栅极以露出半导体衬底的表面之后，也可以采用例如稀释的氢氟酸或其他适合工艺以去除栅极氧化层，以完全露出半导体衬底的表面形成金属栅极沟槽。

在层间介电层202上、栅极间隙壁203上、金属栅极沟槽的底部及层面上沉积高K（HK）介电层204，高K电介质的材料可以选择为但不限于LaO、BaZrO、AlO、HfZrO、HfZrON、HfLaO、HfSiON、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、（Ba，Sr）TiO₃（BST）、Al₂O₃、Si₃N₄、氮氧化物或者其他适合的材料。可以采用CVD、ALD或者PVD等适合的工艺形成高K介电层。高K介电层的厚度范围为10埃至30埃。

在高K介电层204上形成覆盖层205，覆盖层205的材料可以为La₂O₃、AL₂O₃、Ga₂O₃、In₂O₃、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、Ti_xN_1-x或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成覆盖层。覆盖层的厚度范围为5埃至20埃。在覆盖层205上沉积形成阻挡层206，阻挡层的材料可以选择为但不限于TaN、Ta、TaAl或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成阻挡层。阻挡层的厚度范围为5埃至20埃。在阻挡层206上形成P型功函数金属层207，P型功函数金属层为PMOS功函数金属可调层，P型功函数金属层（PWF）的材料可以选择为但不限于Ti_xN_1-x,TaC,MoN,TaN或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成P型功函数金属层。P型功函数金属层的厚度范围为10埃至580埃。

接着，在P型功函数金属层207上沉积形成牺牲层208，所述牺牲层208的材料优选底部抗反射涂层，形成的底部抗反射涂层填充完剩余的金属栅极沟槽，底部抗反射涂层208覆盖半导体衬底200。底部抗反射涂层有两种涂层材料：有机抗反射涂层（Organic），在硅片表面旋涂，依靠有机层直接接收掉入射光线；无机抗反射涂层（Inorganic），在硅片表面利用等离子增强化学气相沉积（PECVD）形成。一般材料为：TiN或SiN。通过特定波长相位相消而起作用，最重要的参数有：材料折射率、薄膜厚度等。

如图2B所示，执行回刻蚀工艺去除部分的位于NMOS区域和PMOS区域中的金属沟槽顶部附近的覆盖层205、阻挡层206、P型功函数金属层207和底部抗反射涂层208以露出部分的高K介电层204，以形成沟槽209。回刻蚀工艺可以采用湿法刻蚀或者干法刻蚀。

在本发明的一具体实施例中，可以采用干法刻蚀执行回刻蚀工艺，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。例如采用等离子体刻蚀，刻蚀气体可以采用基于氧气（O₂-based）的气体。具体的，采用较低的射频能量并能产生低压和高密度的等离子体气体来实现干法刻蚀。作为一个实例，采用等离子体刻蚀工艺，采用的刻蚀气体为基于氧气（O₂-based）的气体，刻蚀气体的流量范围可为50立方厘米/分钟(sccm)～150立方厘米/分钟(sccm)，反应室内压力可为5毫托(mTorr)～20毫托(mTorr)。其中，干法刻蚀的刻蚀气体还可以是溴化氢气体、四氟化碳气体或者三氟化氮气体。需要说明的是上述蚀刻方法仅仅是示例性的，并不局限与该方法，本领域技术人员还可以选用其他常用的方法。

如图2C所示，在高K介电层204上，沟槽209的底部以及侧壁上形成底部抗反射涂层210和图案化的光刻胶层211，图案化的光刻胶层211露出NMOS区域覆盖PMOS区域。将底部抗反射涂层210涂覆在光刻胶211的底部来减少底部光的反射。

如图2D所示，根据图案化的光刻胶层211刻蚀去除NMOS区域中的底部抗反射涂层208、底部抗反射涂层210和PMOS功函数金属层207，以露出阻挡层206。去除NMOS区域中的PMOS功函数金属层207以露出阻挡层206的刻蚀工艺可以采用湿法刻蚀或者干法刻蚀，所述刻蚀工艺具有P型功函数金属层207对低于阻挡层206的高刻蚀选择比。

在本发明的一具体实施例中，以所述被图形化的光刻胶层为掩膜，采用干法刻蚀工艺，在通入氯化硼和氯气的刻蚀条件下，对底部抗反射涂层和PMOS功函数金属层进行刻蚀，反应室内压力可为5～20毫托(mTorr)；功率：300-800W；时间：5-15s；所述氯化硼和氯气的流量范围可为0～150立方厘米/分钟(sccm)和50～200立方厘米/分钟(sccm)。需要说明的是上述蚀刻方法仅仅是示例性的，并不局限与该方法，本领域技术人员还可以选用其他常用的方法。

然后，去除底部抗反射涂层和图案化的光刻胶层，去除半导体衬底200上的剩余的底部抗反射涂层208、底部抗反射涂层210和图案化的光刻胶层211，以露出NMOS区域中的阻挡层206，露出PMOS区域中的高K介电层204和P型功函数金属层207。

其中，在本发明的实施例中，底部抗反射涂层208具有良好的间隙填充能力并且优选采用干法刻蚀和湿法刻蚀工艺去除底部抗反射涂层208，这样很容易去除掉底部抗反射涂层208。

如图2E所示，在PMOS区域中的高K介电层204和P型功函数金属层207上，以及NMOS区域中的阻挡层206上依次沉积形成N型功函数金属层212和金属电极层213，NMOS功函数金属层212和金属电极层213覆盖半导体衬底。N型功函数金属层（NWF）为NMOS功函数金属可调层，N型功函数金属层的材料可以选择为但不限于TaC、Ti、Al、Ti_xAl_1-x或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成N型功函数金属层。N型功函数金属层的厚度范围为10埃至80埃。金属电极层的材料可以选择为但不限于Al、W或者其他适合的薄膜层，金属电极层的材料优选W。可以采用CVD、ALD或者PVD等适合的工艺形成金属电极层。在采用上述工艺形成金属电极层的过程中没有空洞的形成。在半导体衬底200中NMOS区域和PMOS区域中形成金属栅极结构叠层。

接着，执行化学机械研磨（CMP）工艺或者回刻蚀工艺以平坦化NMOS器件和PMOS器件，去除位于层间介电层202上的金属电极层和N型功函数金属层，CMP工艺可以具有金属电极层213对层间介电层202的高刻蚀选择比。如图2E所示，采用CMP工艺去除多余的金属电极层、功函数金属层和高K介电层以露出层间介电层，并且使NMOS区域中的金属栅极层的顶部、PMOS区域中的金属电极层的顶部、栅极间隙壁和层间介电层的顶部齐平。

如图2F所示，采用回刻蚀工艺去除NMOS区域和PMOS区域中位于金属栅极沟槽顶部侧壁上的金属电极层和N型功函数金属层以形成沟槽，接着，在所述沟槽中填充形成接触孔刻蚀停止层214，接触孔刻蚀停止层214的材料可以选择为但不限于SiN、SiON、SiOCN、SiOBN或者其他适合的薄膜层。可以采用CVD或者ALD等适合的工艺形成接触孔刻蚀停止层，然后，采用化学机械研磨或者回刻蚀工艺去除位于层间介电层202上多余的接触孔刻蚀停止层，以平坦化所述半导体衬底的表面，在NMOS区域中形成金属栅极215A、在PMOS区域中形成金属栅极215B。

参照图3，其中示出了根据本发明一个实施方式制作具有后HK/后MG结构的半导体器件的的工艺流程图，用于简要示出整个制造工艺的流程。

在步骤301中，提供一半导体衬底，在半导体衬底上形成有层间介电层（ILD0），NMOS区域中的虚拟栅极结构和PMOS区域中虚拟栅极结构。去除NMOS区域中的虚拟栅极结构和PMOS区域中的虚拟栅极结构，以形成金属栅极沟槽；

在步骤302中，在NMOS区域和PMOS区域中的金属栅极沟槽中依次沉积形成高K介电层、覆盖层、阻挡层和P型功函数金属层；

在步骤303中，在P型功函数金属层上形成牺牲层，牺牲层覆盖半导体衬底；

在步骤304中，执行回刻蚀工艺去除NMOS区域和PMOS区域中的位于金属栅极沟槽顶部附近的牺牲层、P型功函数金属层、阻挡层和覆盖层，露出高K介电层；

在步骤305中，采用光刻工艺在半导体衬底上形成图案化的光刻胶层，以露出NMOS区域覆盖PMOS区域；

在步骤306中，根据图案化的光刻胶层去除NMOS区域中的P型功函数金属层和牺牲层露出阻挡层，去除PMOS区域中的牺牲层、图案化的光刻胶层，以露出所述P型功函数金属层；

在步骤307中，在NMOS区域中和PMOS区域中填充N型功函数金属层和金属钨电极层，执行平坦化步骤以除去位于层间介电层上的N型功函数金属层和金属电极层；

在步骤308中，回刻蚀去除位于金属栅极沟槽顶部侧壁上的金属电极层和N型功函数金属层，在半导体衬底上形成接触孔刻蚀停止层，执行化学机械研磨或者回刻蚀工艺以平坦化所述接触孔刻蚀停止层露出层间介电层。

图4A-4F为根据本发明另一个实施方式制作具有后HK/后MG结构的半导体器件相关步骤所获得的器件的剖面结构示意图；下面将结合图4A-4F对本发明所述半导体器件的制备方法进行详细描述。如图4A所示，提供半导体衬底400，半导体半导体衬底400可包括任何半导体材料，此半导体材料可包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GeAs、InAs、InP，以及其它Ⅲ-Ⅴ或Ⅱ-Ⅵ族化合物半导体。也是可选地，半导体衬底500可以包括外延层。半导体衬底400还可以包括有机半导体或者如Si/SiGe、绝缘体上硅（SOI）、或者绝缘体上SiGe（SGOI）的分层半导体。

半导体衬底400包括各种隔离结构401，这些隔离部件可以包括不同结构，并且由不同的处理技术来形成。例如隔离部件可以包括浅沟槽隔离部件（STI）。半导体衬底400还包括阱。

半导体衬底400包括NMOS区域和PMOS区域，NMOS区域具有形成在均匀掺杂的沟道区上的虚拟栅极结构，所述虚拟栅极结构包括栅极氧化层和虚拟栅极，以及栅极氧化物层和虚拟栅极两侧形成的栅极间隙壁，PMOS区域具有形成在均匀掺杂的沟道区上的虚拟栅极结构，所述虚拟栅极结构包括栅极氧化层和虚拟栅极，以及栅极氧化物层和虚拟栅极两侧形成的栅极间隙壁，虚拟栅极的材料可以为多晶硅或者为氮化硅或者无定型碳，其中，虚拟栅极的材料优选未掺杂的多晶硅，栅极间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者他们组合构成。作为本实施例的一个优化实施方式，所述间隙壁为氧化硅、氮化硅共同组成。半导体衬底400还包括位于NMOS虚拟栅极和PMOS虚拟栅极两侧的源漏区。

在半导体衬底400和虚拟栅极上方形成层间介电层402。实施化学机械研磨（CMP）工艺去除多余的层间介电层，使得露出虚拟栅极的虚拟栅极层。还可以采用其他的方式形成层间介电层以露出虚拟栅极的虚拟栅极层。

实施刻蚀工艺以去除NMOS区域和PMOS区域中的虚拟栅极和栅极氧化层保留位于虚拟栅极和栅极氧化层两侧的栅极间隙壁403，以在NMOS区域和PMOS区域中形成金属栅极沟槽。刻蚀工艺可以包括干法刻蚀、湿法刻蚀或者干法刻蚀和湿法刻蚀的组合。在去除虚拟栅极以露出半导体衬底的表面之后，也可以采用例如稀释的氢氟酸或其他适合工艺以去除栅极氧化层，以完全露出半导体衬底的表面形成金属栅极沟槽。

在层间介电层402上、栅极间隙壁403上、金属栅极沟槽的底部及层面上沉积形成高K（HK）介电层404，高K电介质的材料可以选择为但不限于LaO、BaZrO、AlO、HfZrO、HfZrON、HfLaO、HfSiON、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、（Ba，Sr）TiO₃（BST）、Al₂O₃、Si₃N₄、氮氧化物或者其他适合的材料。可以采用CVD、ALD或者PVD等适合的工艺形成高K介电层。高K介电层的厚度范围为10埃至30埃。

在高K介电层404上形成覆盖层405，覆盖层405的材料可以为La₂O₃、AL₂O₃、Ga₂O₃、In₂O₃、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、Ti_xN_1-x或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成覆盖层。覆盖层的厚度范围为5埃至20埃。在覆盖层405上沉积形成阻挡层406，阻挡层的材料可以选择为但不限于TaN、Ta、TaAl或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成阻挡层。阻挡层的厚度范围为5埃至20埃。在阻挡层406上形成P型功函数金属层407，P型功函数金属层为PMOS功函数可调层，P型功函数金属层（PWF）的材料可以选择为但不限于Ti_xN_1-x,TaC,MoN,TaN或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成P型功函数金属层。P型功函数金属层的厚度范围为10埃至580埃。

接着，在P型功函数金属层407上沉积形成牺牲层408，牺牲层408的材料优选底部抗反射涂层，形成的底部抗反射涂层填充完剩余的金属栅极沟槽，底部抗反射涂层408覆盖半导体衬底400。底部抗反射涂层有两种涂层材料：有机抗反射涂层（Organic），在硅片表面旋涂，依靠有机层直接接收掉入射光线；无机抗反射涂层（Inorganic），在硅片表面利用等离子增强化学气相沉积（PECVD）形成。一般材料为：TiN或SiN。通过特定波长相位相消而起作用，最重要的参数有：材料折射率、薄膜厚度等。

如图4B所示，执行回刻蚀工艺去除部分的位于NMOS区域和PMOS区域中的金属沟槽顶部附近的牺牲层和P型功函数金属层，露出部分的阻挡层406，以形成沟槽409。回刻蚀工艺可以采用湿法刻蚀或者干法刻蚀，回刻蚀具有P型功函数金属层对阻挡层的高刻蚀选择比。

在本发明的一具体实施例中，可以采用干法刻蚀执行回刻蚀工艺，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。例如采用等离子体刻蚀，刻蚀气体可以采用基于氟气（F-based）的气体。具体的，采用较低的射频能量并能产生低压和高密度的等离子体气体来实现干法刻蚀。作为一个实例，采用等离子体刻蚀工艺，采用的刻蚀气体为基于气（F-based）的气体，刻蚀气体的流量范围可为50立方厘米/分钟(sccm)～150立方厘米/分钟(sccm)，反应室内压力可为5毫托(mTorr)～20毫托(mTorr)。其中，干法刻蚀的刻蚀气体还可以是溴化氢气体、四氟化碳气体或者三氟化氮气体。需要说明的是上述蚀刻方法仅仅是示例性的，并不局限与该方法，本领域技术人员还可以选用其他常用的方法。

如图4C所示，在阻挡层406上，沟槽409的底部以及侧壁上形成图案化的底部抗反射涂层410和光刻胶层411，图案化的光刻胶层411和底部抗反射涂层410露出NMOS区域覆盖PMOS区域。将底部抗反射涂层410涂覆在光刻胶411的底部来减少底部光的反射。

根据图案化的光刻胶层411回刻蚀去除NMOS区域中的牺牲层408和刻蚀去除P型功函数金属层407，以露出阻挡层406。去除NMOS区域中的PMOS功函数金属层407以露出阻挡层406的刻蚀工艺可以采用湿法刻蚀或者干法刻蚀，所述刻蚀工艺具有，P型功函数金属层对阻挡层的高刻蚀选择比。

然后，去除PMOS区域中的牺牲层408、底部抗反射涂层410和图案化的光刻胶层411，去除半导体衬底400上的剩余的牺牲层408、底部抗反射涂层410和图案化的光刻胶层411，以露出NMOS区域中的阻挡层406，露出PMOS区域中的P型功函数金属层407和阻挡层406。

其中，在本发明的实施例中，牺牲层408的材料为底部抗反射涂层，底部抗反射涂层具有良好的间隙填充能力并且优选采用干法刻蚀和湿法刻蚀工艺去除底部抗反射涂层，这样很容易去除掉底部抗反射涂层。

如图4D所示，在PMOS区域中的P型功函数金属层407和阻挡层406上，NMOS区域中的阻挡层406上，在层间介电层上的高K介电层上沉积形成N型功函数金属层412，N型功函数金属层（NWF）为NMOS功函数金属可调层，N型功函数金属层的材料可以选择为但不限于TaC、Ti、Al、Ti_xAl_1-x或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成N型功函数金属层。N型功函数金属层的厚度范围为10埃至80埃。接着在半导体衬底400上形成牺牲层413，回刻蚀去除部分的牺牲层413，牺牲层413的材料优选底部抗反射涂层，以在NMOS区域和PMOS区域中形成沟槽414A和414B。

如图4E所示，去除NMOS区域和PMOS区域中的位于沟槽414A和414B顶部附近的N型功函数金属层、阻挡层和覆盖层以露出高K介电层，接着，在半导体衬底400上沉积形成金属电极层415，金属电极层415覆盖半导体衬底，金属电极层的材料可以选择为但不限于Al、W或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成金属电极层。在采用上述工艺形成金属电极层的过程中没有空洞的形成。在半导体衬底400中NMOS区域和PMOS区域中形成金属栅极结构叠层。然后，采用化学机械研磨和回刻蚀工艺去除位于层间介电层上的金属电极层。

如图4F所示，采用回刻蚀工艺去除NMOS区域和PMOS区域侧壁上的金属电极层以形成沟槽，接着，在所述沟槽中填充形成接触孔刻蚀停止层416，接触孔刻蚀停止层416的材料可以选择为但不限于SiN、SiON、SiOCN、SiOBN或者其他适合的薄膜层。可以采用CVD或者ALD等适合的工艺形成接触孔刻蚀停止层，然后，采用化学机械研磨或者回刻蚀工艺去除位于层间介电层402上多余的接触孔刻蚀停止层，以平坦化所述半导体衬底的表面，在NMOS区域中形成金属栅极417A、在PMOS区域中形成金属栅极417B。

参照图5，其中示出了根据本发明一个实施方式制作具有后HK/后MG结构的半导体器件的的工艺流程图，用于简要示出整个制造工艺的流程。

在步骤501中，提供一半导体衬底，在半导体衬底上形成有层间介电层（ILD0），NMOS区域中的虚拟栅极结构和PMOS区域中虚拟栅极结构。去除NMOS区域中的虚拟栅极结构和PMOS区域中的虚拟栅极结构，以形成金属栅极沟槽；

在步骤502中，在NMOS区域和PMOS区域中的金属栅极沟槽中依次沉积形成界面层、高K介电层、覆盖层、阻挡层和P型功函数金属层；

在步骤503中，在P型功函数金属层上形成第一牺牲层，第一牺牲层覆盖半导体衬底；

在步骤504中，执行回刻蚀工艺去除NMOS区域和PMOS区域中部分的位于金属栅极沟槽顶部附近的第一牺牲层和P型功函数金属层，露出部分阻挡层；

在步骤505中，采用光刻工艺在半导体衬底上形成图案化的光刻胶层，以露出NMOS区域覆盖PMOS区域；

在步骤506中，根据图案化的光刻胶层去除NMOS区域中的第一牺牲层和P型功函数金属层露出阻挡层，然后去除PMOS区域中的第一牺牲层、图案化的光刻胶层和底部抗反射涂层，以露出PMOS区域中的所述P型功函数金属层；

在步骤507中，在NMOS区域中和PMOS区域中沉积形成N型功函数金属层和第二牺牲层，执行回刻蚀步骤；

在步骤508中，去除位于NMOS区域和PMOS区域中部分的位于金属栅极沟槽顶部附近的N型功函数金属层、阻挡层和覆盖层，再填充金属钨电极层，执行回刻蚀或者CMP步骤；

在步骤509中，回刻蚀去除部分的金属钨电极层，在所述半导体衬底上形成接触孔刻蚀停止层，采用CMP或者回刻蚀去除位于层间介电层上的接触孔刻蚀停止层。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种制作半导体器件的方法，包括：

提供具有第一区域和第二区域的半导体衬底，所述第一区域包括虚拟栅极，所述第二区域包括虚拟栅极；

去除所述第一区域中的虚拟栅极和所述第二区域中的虚拟栅极，以在所述第一区域中形成第一沟槽，在所述第二区域中形成第二沟槽；

在所述第一沟槽和所述第二沟槽的底部及侧壁上依次沉积形成高K介电层、覆盖层、阻挡层和P型功函数金属层；

在所述P型功函数金属层上形成牺牲层；

回刻蚀去除部分的位于所述第一沟槽和所述第二沟槽顶部附近的所述牺牲层、所述P型功函数金属层、所述阻挡层和所述覆盖层，以露出部分所述高K介电层；

去除位于第二沟槽中的所述牺牲层和所述P型功函数金属层以露出所述阻挡层；

去除位于所述第一沟槽中的所述牺牲层，以露出所述P型功函数金属层；

在露出的所述第一沟槽和第二沟槽的底部和侧壁上依次沉积形成N型功函数金属层和金属电极层；

执行平坦化工艺；

回刻蚀去除位于所述第一沟槽和所述第二沟槽顶部侧墙上的所述N型功函数金属层和所述金属电极层；

在所述半导体衬底上沉积形成接触孔刻蚀停止层。

2.一种制作半导体器件的方法，包括：

在所述P型功函数金属层上形成第一牺牲层；

回刻蚀去除部分的位于所述第一沟槽和所述第二沟槽顶部附近的所述第一牺牲层和所述P型功函数金属层，以露出部分所述阻挡层；

去除位于第二沟槽中的所述第一牺牲层和所述P型功函数金属层以露出所述阻挡层；

去除位于所述第一沟槽中的所述第一牺牲层，以露出所述P型功函数金属层；

在露出的所述第一沟槽和第二沟槽的底部和侧壁上依次沉积形成N型功函数金属层和第二牺牲层；

去除部分的位于所述第一沟槽和所述第二沟槽顶部附近的所述第二牺牲层、所述N型功函数金属层、所述阻挡层和所述覆盖层，以露出部分所述高K介电层；

去除位于所述第一沟槽和所述第二沟槽中的所述第二牺牲层；

在露出的所述第一沟槽和第二沟槽的底部和侧壁上沉积形成金属电极层；

执行平坦化工艺；

回刻蚀去除位于所述第一沟槽和所述第二沟槽顶部侧墙上的所述金属电极层；

在所述半导体衬底上沉积形成接触孔刻蚀停止层。

3.如权利要求1或2所述的方法，其特征在于，还包括在沉积形成所述接触孔刻蚀停止层之后执行平坦化工艺的步骤。

4.如权利要求1或2所述的方法，其特征在于，所述第一区域为PMOS区域，所述第二区域为NMOS区域。

5.如权利要求1或2所述的方法，其特征在于，所述接触孔刻蚀停止层的材料为SiN、SiON、SiOCN或者SiOBN，采用CVD或者ALD形成所述接触孔刻蚀停止层，所述金属电极层的材料为钨。

6.如权利要求1的方法，其特征在于，所述牺牲层的材料为底部抗反射涂层。

7.如权利要求2所述的方法，其特征在于，所述第一牺牲层的材料为底部抗反射涂层，述第二牺牲层的材料为底部抗反射涂层。

8.如权利要求3所述的方法，其特征在于，采用化学机械研磨或者回刻蚀执行所述平坦化步骤。