CN104752320A - 半导体器件及其形成方法 - Google Patents

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Abstract

一种半导体器件及其形成方法，其中半导体器件的形成方法包括：提供晶圆，晶圆分为器件区和晶圆边缘；在晶圆上形成第一介质层；在第一介质层中形成对应器件区的第一接触孔、和对应晶圆边缘的第二接触孔；形成导电层，导电层覆盖第一介质层、填充满第一接触孔，并填充第二接触孔，第二接触孔中的导电层具有连通第二接触孔开口和底部的孔洞；形成填充层，填充层覆盖导电层、填充满孔洞；去除第一介质层上的导电层和填充层，第一接触孔中剩余的导电层作为第一层插塞层，第二接触孔中剩余的填充层和导电层作为第一层伪插塞层。第一层伪插塞层能够承受较大的应力，多层伪插塞层和伪金属层不会出现剥落现象。这样，第一介质层的绝缘隔离性能较佳。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体器件及其形成方法。
背景技术
在半导体技术领域，通常在晶圆中形成器件结构后，会在晶圆上形成多层互连金属层和相邻两互连金属层之间的插塞层。其中，对应晶圆器件区的插塞层将器件结构和互连金属层、将两互连金属层电连接。但是，在形成器件区的插塞层和互连金属层时，还在晶圆边缘的无器件区上形成伪插塞层和伪金属层，其中晶圆边缘为距晶圆边界1～3μm范围的晶圆区域。在现有技术中，由于定义插塞层位置的掩模版上也具有定义伪插塞层位置的窗口，因此，在形成插塞层的同时，也对应形成了与插塞层同层的伪插塞层，在形成互连金属层时，也对应形成了与互连金属层同层的伪金属层，但伪插塞层并不与器件结构电连接。伪插塞层和伪金属层具有优化晶圆边缘质量的作用，使晶圆边缘性能和器件区性能趋同。对一片晶圆来说，相比于器件区，晶圆边缘的性能不稳定。因此，伪插塞层和伪金属层使晶圆边缘所承受的应力和器件区的晶圆部分承受的应力基本相同，实现优化晶圆边缘质量。
但是，在现有技术中，晶圆边缘的多层伪插塞层和多层伪金属层出现剥落现象。剥落的伪插塞层和伪金属层散落在它们所在的层间介质层表面，会对同层的插塞层和互连金属层造成信号串扰，降低层间介质层的绝缘隔离性能。例如，在振荡电路中，剥落的伪插塞层和伪金属层会感应电磁信号，这会造成振荡电路不稳定。
发明内容
本发明解决的问题是，在现有技术中，晶圆边缘的多层伪插塞层和多层伪金属层出现剥落现象。
为解决上述问题，本发明提供一种半导体器件的形成方法，该半导体器件的形成方法包括：
提供晶圆，所述晶圆分为器件区和晶圆边缘；
在所述晶圆上形成第一介质层；
在所述第一介质层中形成对应器件区的第一接触孔、和对应晶圆边缘的第二接触孔；
形成导电层，所述导电层覆盖第一介质层、填充满所述第一接触孔，并填充所述第二接触孔，所述第二接触孔中的导电层部分具有连通第二接触孔开口和底部的孔洞；
形成填充层，所述填充层覆盖所述导电层、填充满所述孔洞；
去除所述第一介质层上的导电层部分和填充层部分，所述第一接触孔中剩余的导电层作为第一层插塞层，所述第二接触孔中剩余的填充层和导电层作为第一层伪插塞层。
可选地，还包括：
在所述第一介质层上形成对应器件区的第一层互连金属层、和对应晶圆边缘的第一层伪金属层，所述第一层互连金属层和第一层插塞层电连接，所述第一层伪金属层和所述第一层伪插塞层电连接；
在所述第一介质层上形成第二介质层，所述第二介质层覆盖第一介质层、第一层互连金属层和第一层伪金属层；
在所述第二介质层中形成连通第一层互连金属层的第一通孔、和连通第一层伪金属层的第二通孔；
重复所述形成导电层、填充层和去除所述第一介质层上的导电层部分和填充层部分的步骤，在所述第一通孔中形成第二层插塞层、和在所述第二通孔中形成第二层伪插塞层；
在所述第二介质层上形成和第二层插塞层电连接的第二层互连金属层、和第二层伪插塞层电连接的第二层伪金属层。
可选地，还包括：
重复形成所述第一通孔、第二通孔的步骤、形成第二层插塞层、第二层伪插塞层的步骤、和形成第二层互连金属层和第二层伪金属层的步骤，在所述第二介质层上形成多层插塞层、伪插塞层、互连金属层和伪金属层。
可选地，所述填充层的材料为SiO2、SiN、SiON或等离子体增强氧化硅。
可选地，位于所述第一介质层上的填充层的厚度范围为
可选地，形成所述填充层的方法为化学气相沉积。
可选地，去除所述第一介质层上的导电层部分和填充层部分的方法为化学机械研磨或回刻蚀。
可选地，所述导电层的材料为钨或铜。
可选地，形成所述导电层的方法为化学气相沉积。
本发明还提供一种半导体器件，该半导体器件包括：
晶圆，所述晶圆分为器件区和晶圆边缘；
位于所述晶圆上的第一介质层；
位于所述第一介质层中对应器件区的第一接触孔、和对应晶圆边缘的第二接触孔；
位于所述第一接触孔的导电层，作为第一层插塞层；
位于所述第二接触孔中的导电层，具有连通第二接触孔的底部和开口的孔洞；
位于所述孔洞中的填充层，所述第二接触孔中的填充层和导电层作为第一层伪插塞层。
可选地，还包括：
位于所述第一介质层中对应器件区的第一层互连金属层、和对应晶圆边缘的第一层伪金属层，所述第一层互连金属层和第一层插塞层电连接，所述第一层伪金属层和第一层伪插塞层电连接；
位于所述第一介质层上的第二介质层，所述第二介质层覆盖第一介质层、第一层互连金属层和第一层伪金属层；
位于所述第二介质层中连通第一层互连金属层的第一通孔、和连通第一层伪金属层的第二通孔；
位于所述第一通孔中的导电层，作为第二层插塞层；
位于所述第二通孔中的导电层和为导电层所包围的填充层，作为第二层伪插塞层；
位于所述第二介质层上和第二层插塞层电连接的第二层互连金属层、和第二层伪插塞层电连接的第二层伪金属层。
可选地，还包括：位于所述第二介质层上的多层插塞层、伪插塞层、互连金属层和伪金属层。
可选地，所述填充层的材料为SiO2、SiN、SiON或等离子体增强氧化硅。
可选地，所述导电层的材料为钨或铜。
与现有技术相比，本发明的技术方案具有以下优点：
在形成导电层的过程中，第二接触孔中的导电层部分具有连通第二接触孔底部和开口的孔洞。使用本技术方案，填充层填充满孔洞，晶圆上表面不再暴露。去除所述第介质层上的导电层部分和填充层部分过程，不会对晶圆上表面造成任何损伤。第一层伪插塞层与晶圆上表面之间具有较强的粘合力，第一层伪插塞层不会出现松动，而且，第一层伪插塞层中没有孔洞，质地致密，能够承受较大的应力，有效支撑后续在第一介质层上形成的多层伪插塞层和伪金属层，降低多层伪插塞层和伪金属层出现剥落的风险。这样，确保第一介质层及上层介质层的绝缘隔离性能较佳。
进一步地，在第一介质层上形成第二介质层，并在第二介质层中形成对应晶圆边缘的第二接触孔，之后使用第一层伪插塞层的形成方法，在第二接触孔中形成第二层伪插塞层。这样，第二层伪插塞层中的导电层部分和第二接触孔侧壁和底部的粘合力较强，不易松动、剥落。而且，在后续第二层互连金属层和第二层伪金属层过程中，第二层伪插塞层也不会被冲刷出来。这保证了第二介质层及上层介质层的绝缘隔离性能。
附图说明
图1～图9是本发明具体实施例的半导体器件在形成过程中的剖面结示意图。
具体实施方式
针对现有技术存在的问题，发明人进行了分析，发现：在晶圆中形成器件结构后，在晶圆上的第一介质层中形成对应器件区的第一接触孔和晶圆边缘的第二接触孔，之后化学气相沉积钨金属，钨会在第一接触孔和第二接触孔中填充，并覆盖第一介质层。
一方面，在沉积钨的过程中，晶圆会被置于基台上，晶圆边缘会被基台上的遮蔽部件遮住但该遮蔽部件不会与晶圆接触。钨以气相形式在反应腔内扩散，但是第二接触孔被遮住，钨要通过遮蔽部件和第二接触孔之间缝隙进入第二接触孔，使得第二接触孔中的钨比第一接触孔中的钨量少。
另一方面，在反应腔的真空环境中，钨以气相形式由器件区的中心向晶圆边缘扩散，也使得晶圆边缘的钨比器件区的钨量少。由于以上两方面原因，第二接触孔中的钨量少，第二接触孔不能被钨完全填满。又因为，钨在第二接触孔中沉积的过程中，是由第二接触孔的侧壁向中心扩散，但因钨量少，在第二接触孔侧壁之间的中心区域无法被钨填充，而形成连通第二接触孔底部和开口的孔洞。这样，后续对第一介质层上的钨金属进行化学机械研磨，形成第一层插塞层和第一层伪插塞层时，研磨液会从第二接触孔的孔洞流到晶圆表面，研磨液中的H2O2等腐蚀性液体对晶圆表面的钴等金属造成腐蚀，破坏了第一层伪插塞层与晶圆表面的粘附，造成第一层伪插塞层的根基不牢固。这样，当后续在第一层伪插塞层上形成多层伪金属层和伪插塞层时，第一层伪插塞层因承受较大应力而松动，造成第一层伪插塞层、第一层插塞层上的某一层伪金属层和伪插塞层从预定位置剥落，继而引起连锁反应，后续的伪金属层和伪插塞层也会接连剥落。
再者，当在第一介质层上形成第二介质层，在第二介质层中形成对应器件区的第一通孔和对应晶圆边缘的第二通孔，并在第一通孔中形成第二层插塞层和在第二通孔中形成第二层伪插塞层时，在第二层伪插塞层的钨中也会出现同样孔洞，造成第二层伪插塞层与第二通孔侧壁之间的粘合力减小。而且，在后续形成互连金属层和伪金属层过程中，首先使用物理气相沉积，在第二介质层上形成金属材料层，由于物理气相沉积填充性能较差，金属材料在孔洞开口周围聚集而不填充孔洞。之后，在图形化金属材料层形成互连金属层和伪金属层后，需清洗第二介质层上表面。在清洗过程中，清洗液会通过孔洞，对孔洞周围的钨形成冲刷，较小的粘合力使第二通孔中的钨被冲刷出来并散落在第二介质层上表面。
在现有技术中，为避免剥落问题持续产生和恶化，会选择更换基台。但这不是解决问题的有效方法，剥落问题还是会产生。
为此，本发明技术方案提出了一种新的半导体器件的形成方法。是用该半导体器件的形成方法，在第一介质层上形成导电层，导电层填充满所述第一接触孔，并填充第二接触孔，第二接触孔中的导电层部分具有连通第二接触孔底部和开口的孔洞。接着，形成填充层，使填充层填充满第二接触孔中的孔洞，这样，后续去除第一介质层上的导电层过程，研磨液不会对第一层接第二接触孔底部的晶圆表面造成腐蚀，使第一层伪插塞层能承受较大应力，并起到较好的支撑作用。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参照图1，提供晶圆100，晶圆100分为器件区I和晶圆边缘II。晶圆边缘II为距离晶圆边界1～3μm范围的晶圆区域，大致呈环形。器件区I为晶圆的核心区域，在器件区I形成有器件结构（图中未示出），如晶体管，器件区I为晶圆边缘II所包围。
在具体实施例中，晶圆100可以为硅晶圆，也可以是锗、锗硅、砷化镓晶圆或绝缘体上硅晶圆。本领域的技术人员可以根据需要选择晶圆，因此晶圆的类型不应限制本发明的保护范围。本实施例中的晶圆100选择硅晶圆，因为在硅晶圆上实施本技术方案要比在上述其他晶圆上实施本技术方案的成本低。
继续参照图1，在晶圆100上形成第一介质层101，第一介质层101覆盖晶圆100和器件结构。
在本实施例中，第一介质层101的材料为氧化硅，使用化学气相沉积形成第一介质层101。
参照图2，在第一介质层101种形成对应器件区I的第一接触孔110、和对应晶圆边缘区域II的第二接触孔120。第一接触孔110将连通器件结构，第二接触孔120和第一接触孔110在同一步骤中形成。
具体地，第一接触孔110和第二接触孔120的形成方法包括：
在第一介质层101上形成光刻胶层（图中未示出）；
对光刻胶层进行图形化，具体使用曝光、显影工艺，在曝光过程中，掩模版具有定义第一接触孔位置的窗口和定义第二接触孔位置的窗口，显影后的光刻胶层露出第一接触孔位置的第一介质层部分和第二接触孔位置的第一介质层部分；
以图形化后的光刻胶层为掩模，对第一介质层101进行刻蚀形成第一接触孔110和第二接触孔120，第一接触孔110与晶圆100中的器件结构连通，第二接触孔120露出晶圆100上表面。对刻蚀第一介质层101的方法、刻蚀剂等参数，为本领域技术人员所熟知，不再详述。
参照图3，形成导电层102，导电层102覆盖第一介质层101、填充满第一接触孔110（参照图2），并填充第二接触孔120（参照图2）。但是，受基台的局限性，第二接触孔120并没有被导电层所填满，在第二接触孔120的导电层部分具有连通第二接触孔120底部和开口的孔洞130，也就是孔洞130在垂直于晶圆100上表面方向上贯通第二接触孔120，第二接触孔120中的导电层部分覆盖侧壁和部分底部。
在本实施例中，导电层102的材料为钨。在其他实施例中，导电层的材料还可为铜或其他导电材料。
在具体实施例中，使用化学气相沉积形成导电层102。在化学气相沉积过程中，钨以气相形式进入反应腔内。由于晶圆边缘II获得的钨比器件区I的钨量少，第二接触孔120中得到的钨比第一接触孔110得到的钨量少。又由于钨首先形成在第一接触孔110侧壁和第二接触孔120侧壁，第一接触孔110侧壁的钨逐渐向第一接触孔110中心扩散，第二接触孔120侧壁的钨逐渐向第二接触孔120中心扩散，在第一接触孔110中具有足够的钨将第一接触孔110填满，但第二接触孔120中没有足够量的钨将第二接触孔120填满，就在第二接触孔120形成连通晶圆上表面的孔洞130。
参照图4，形成填充层103，填充层103覆盖导电层102、并填充满孔洞130（参照图3）。
在本实施例中，填充层103的材料为等离子体增强氧化硅（PlasmaEnhanced Oxide，PEOX），使用化学气相沉积形成填充层103。相比于导电层102的沉积过程，在沉积填充层103时，无需使用基台的遮蔽部件遮住孔洞130，填充层103填充满孔洞130。但不限于此，填充层103的材料还可为SiO2、SiN或SiON。在其他实施例中，还可为其他具有较好填充性的材料。
由于孔洞130被填满，后续去除第一介质层上的导电层时，研磨液不会就无法与晶圆上表面接触。而且后续第一层伪插塞层还能起到良好的支撑作用。
在具体实施例中，位于第一介质层101上的填充层103的厚度范围为如果填充层103的厚度小于不能将孔洞130完全填满。如果填充层103的厚度大于会对后续去除第一介质层上的填充层部分过程造成困难，而且还造成很大浪费。
参照图5，去除第一介质层101上的导电层部分和填充层部分，在第一接触孔中剩余的导电层作为第一层插塞层111，第一层插塞层111和晶体管电连接，第二接触孔中剩余的填充层和导电层将作为第一层伪插塞层121。
在本实施例中，使用化学机械研磨去除第一介质层101上的导电层部分和填充层部分。但不限于此，还可使用回刻蚀。
在化学机械研磨过程中，第二接触孔中的填充层和导电层形成阻挡，研磨液无法接触晶圆上表面。第一层伪插塞层121与晶圆100上表面之间具有较强的粘附力，第一层伪插塞层121不会出现松动。而且，第一层伪插塞层121中没有孔洞，质地致密，根基牢固，能够承受较大的应力，有效支撑后续在第一介质层上形成的多层伪插塞层和伪金属层，避免多层伪插塞层和伪金属层可能剥落。这样，确保第一介质层的绝缘隔离性能较佳。
参照图6，在第一介质层101中形成第一层插塞层111和第一层伪插塞层121后，还包括：在第一介质层101上形成对应器件区I的第一层互连金属层104、和对应晶圆边缘II的第一层伪金属层105。第一层插塞层111将第一层互连金属层104和晶体管电连接，第一层伪插塞层121和第一层伪金属层105电连接。
接着，参照图7，在第一介质层101上形成第二介质层106，第二介质层106覆盖第一介质层101、第一层互连金属层104和第一层伪金属层105；
在第二介质层106中形成连通第一层互连金属层104的第一通孔107、和连通第一层伪金属层105的第二通孔108；
参照图8，重复上述形成导电层、填充层和去除第一介质层上的导电层部分和填充层部分的步骤，在第一通孔107（参照图7）中形成第二层插塞层109和在第二通孔108（参照图7）中形成第二层伪插塞层112；
参照图9，在第二介质层106上形成和第二层插塞层109电连接的第二层互连金属层113、和第二层伪插塞层112电连接的第二层伪金属层114。
在具体实施例中，在形成第二层互连金属层113和第二层伪金属层114后，需清洗第二介质层106上表面。与现有技术相比，第二层伪插塞层112中导电层和填充层对清洗液形成阻挡，第二层伪插塞层也不会被冲刷出来，第二层伪插塞层和第二通孔侧壁的粘合力较强，不易松动、剥落。这保证了第二介质层及上层介质层的绝缘隔离性能。
之后，重复形成所述第一通孔、第二通孔的步骤、形成第二层插塞层、第二层伪插塞层的步骤、和形成第二层互连金属层和第二层伪金属层的步骤，在所述第二介质层上形成多层插塞层、伪插塞层、互连金属层和伪金属层。对每层伪插塞层，基本不会出现剥落现象。
需要说明的是，本技术方案特别适用于技术节点小于20nm工艺。这是由于技术节点小于20nm工艺中，器件的尺寸较小，伪插塞层和伪金属层剥落对器件区的消极影响是显著的。但对技术节点大于等于20nm工艺中，器件的尺寸较大，伪插塞层和伪金属层剥落对器件区的影响是可忽略的。但这并不限定将本技术方案适用于技术节点大于等于20nm工艺。
本发明实施例还提供一种半导体器件，参照图6，该半导体器件包括：
晶圆100，晶圆100分为器件区I和晶圆边缘II；
位于晶圆100上的第一介质层101；
位于第一介质层101中对应器件区I的第一接触孔、和对应晶圆边缘II的第二接触孔（图中未示出）；
位于第二接触孔中的导电层，作为第一层插塞层111；
位于第二接触孔中的导电层，具有露出晶圆100上表面的孔洞（图中未示出）；
位于孔洞中的填充层，该填充层和第二接触孔中的导电层作为第一层伪插塞层121。
在具体实施例中，参照图9，半导体器件还包括：
位于第一介质层101上的第一层互连金属层104和第一层伪金属层105，第一层互连金属层104和第一层插塞层111电连接，第一层伪金属层105和第一层伪插塞层121电连接；
位于第一介质层101上的第二介质层106，第二介质层106覆盖第一介质层101、第一层互连金属层104和第一层伪金属层105；
位于第二介质层106中连通第一层互连金属层104的第一通孔、和连通第一层伪金属层105的第二通孔（图中未示出）；
位于第一通孔中的导电层，作为第二层插塞层109；
位于第二通孔中的导电层和为导电层所包围的填充层，作为第二层伪插塞层112；
位于第二介质层106上和第二互连金属层104电连接的第二层互连金属层113、和第二伪金属层105电连接的第二层伪金属层114。
在具体实施例中，在第二介质层上还形成有多层插塞层、伪插塞层、互连金属层和伪金属层。
在具体实施例中，填充层的材料为SiO2、SiN、SiON或等离子体增强氧化硅。
在具体实施例中，导电层的材料为钨或铜。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (14)

1.一种半导体器件的形成方法，其特征在于，包括：
提供晶圆，所述晶圆分为器件区和晶圆边缘；
在所述晶圆上形成第一介质层；
在所述第一介质层中形成对应器件区的第一接触孔、和对应晶圆边缘的第二接触孔；
形成导电层，所述导电层覆盖第一介质层、填充满所述第一接触孔，并填充所述第二接触孔，所述第二接触孔中的导电层部分具有连通第二接触孔开口和底部的孔洞；
形成填充层，所述填充层覆盖所述导电层、填充满所述孔洞；
去除所述第一介质层上的导电层部分和填充层部分，所述第一接触孔中剩余的导电层作为第一层插塞层，所述第二接触孔中剩余的填充层和导电层作为第一层伪插塞层。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，还包括：
在所述第一介质层上形成对应器件区的第一层互连金属层、和对应晶圆边缘的第一层伪金属层，所述第一层互连金属层和第一层插塞层电连接，所述第一层伪金属层和所述第一层伪插塞层电连接；
在所述第一介质层上形成第二介质层，所述第二介质层覆盖第一介质层、第一层互连金属层和第一层伪金属层；
在所述第二介质层中形成连通第一层互连金属层的第一通孔、和连通第一层伪金属层的第二通孔；
重复所述形成导电层、填充层和去除所述第一介质层上的导电层部分和填充层部分的步骤，在所述第一通孔中形成第二层插塞层、和在所述第二通孔中形成第二层伪插塞层；
在所述第二介质层上形成和第二层插塞层电连接的第二层互连金属层、和第二层伪插塞层电连接的第二层伪金属层。
3.如权利要求2所述的半导体器件的形成方法，其特征在于，还包括：
重复形成所述第一通孔、第二通孔的步骤、形成第二层插塞层、第二层伪插塞层的步骤、和形成第二层互连金属层和第二层伪金属层的步骤，在所述第二介质层上形成多层插塞层、伪插塞层、互连金属层和伪金属层。
4.如权利要求1所述的半导体器件的形成方法，其特征在于，所述填充层的材料为SiO2、SiN、SiON或等离子体增强氧化硅。
5.如权利要求1所述的半导体器件的形成方法，其特征在于，位于所述第一介质层上的填充层的厚度范围为
6.如权利要求4所述的半导体器件的形成方法，其特征在于，形成所述填充层的方法为化学气相沉积。
7.如权利要求1所述的半导体器件的形成方法，其特征在于，去除所述第一介质层上的导电层部分和填充层部分的方法为化学机械研磨或回刻蚀。
8.如权利要求1所述的半导体器件的形成方法，其特征在于，所述导电层的材料为钨或铜。
9.如权利要求8所述的半导体器件的形成方法，其特征在于，形成所述导电层的方法为化学气相沉积。
10.一种半导体器件，其特征在于，包括：
晶圆，所述晶圆分为器件区和晶圆边缘；
位于所述晶圆上的第一介质层；
位于所述第一介质层中对应器件区的第一接触孔、和对应晶圆边缘的第二接触孔；
位于所述第一接触孔的导电层，作为第一层插塞层；
位于所述第二接触孔中的导电层，具有连通第二接触孔底部和开口的孔洞；
位于所述孔洞中的填充层，所述第二接触孔中的填充层和导电层作为第一层伪插塞层。
11.如权利要求10所述的半导体器件，其特征在于，还包括：
位于所述第一介质层中对应器件区的第一层互连金属层、和对应晶圆边缘的第一层伪金属层，所述第一层互连金属层和第一层插塞层电连接，所述第一层伪金属层和第一层伪插塞层电连接；
位于所述第一介质层上的第二介质层，所述第二介质层覆盖第一介质层、第一层互连金属层和第一层伪金属层；
位于所述第二介质层中连通第一层互连金属层的第一通孔、和连通第一层伪金属层的第二通孔；
位于所述第一通孔中的导电层，作为第二层插塞层；
位于所述第二通孔中的导电层和为导电层所包围的填充层，作为第二层伪插塞层；
位于所述第二介质层上和第二层插塞层电连接的第二层互连金属层、和第二层伪插塞层电连接的第二层伪金属层。
12.如权利要求11所述的半导体器件，其特征在于，还包括：位于所述第二介质层上的多层插塞层、伪插塞层、互连金属层和伪金属层。
13.如权利要求10所述的半导体器件，其特征在于，所述填充层的材料为SiO2、SiN、SiON或等离子体增强氧化硅。
14.如权利要求10所述的半导体器件，其特征在于，所述导电层的材料为钨或铜。
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