CN104750900A - 具有尺寸可扩展性的jfet仿真方法 - Google Patents

具有尺寸可扩展性的jfet仿真方法 Download PDF

Info

Publication number
CN104750900A
CN104750900A CN201310753016.5A CN201310753016A CN104750900A CN 104750900 A CN104750900 A CN 104750900A CN 201310753016 A CN201310753016 A CN 201310753016A CN 104750900 A CN104750900 A CN 104750900A
Authority
CN
China
Prior art keywords
jfet
size
areaeff
parameter
grid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310753016.5A
Other languages
English (en)
Other versions
CN104750900B (zh
Inventor
武洁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN201310753016.5A priority Critical patent/CN104750900B/zh
Publication of CN104750900A publication Critical patent/CN104750900A/zh
Application granted granted Critical
Publication of CN104750900B publication Critical patent/CN104750900B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本发明公开了一种尺寸可扩展性的JFET仿真方法，常规的JFET仿真方法只能描述单一尺寸的JFET器件特性，不同尺寸的JFET器件需要使用不同的SPICE仿真来进行描述，本发明在业界标准的JFET SPICE仿真基础上，通过改写部分仿真参数，使其能具备与尺寸的变化相关联的参数，实现尺寸变化的JFET的仿真的可扩展性。

Description

具有尺寸可扩展性的JFET仿真方法
技术领域
本发明涉及集成电路设计仿真领域，特别是指一种具有尺寸可扩展性的JFET仿真方法。
背景技术
JFET(结型场效应管)是场效应器件中一种常见的器件类型，图1为一个常规的纵向N型JFET剖面图，其中的N型阱两端由N+作为JFET的源漏，P型阱作为JFET的栅极，P型阱也可由P+代替，P型阱沿源漏电流流通方向的尺寸定义为JFET沟道长度L，垂直于电流流通方向的P型阱尺寸定义为JFET沟道宽度W。其中最常见的是通过工艺注入得到PN扩散结，通过外加电压使PN结耗尽形成电流夹断，由于这类器件具有独特的开关特性，它经常被应用于模拟电路的开关电路、电源电路中。目前各仿真软件提供业界标准的JFET器件模型用于电路设计仿真，但是该模型不具有尺寸扩展性，一个模型只能描述单一一种尺寸的JFET器件特性，不同尺寸的JFET器件需要有不同的SPICE模型进行描述。
发明内容
本发明所要解决的技术问题是提供一种具有尺寸可扩展性的JFET仿真方法。
为解决上述问题，本发明所述的一种具有尺寸可扩展性的JFET仿真方法，是在标准SPICE JFET仿真模型基础上，将与器件尺寸相关的参数进行修正，使其能准确描述不同尺寸的JFET器件的特性。
进一步地，在标准JFET仿真基础上，修正器件尺寸相关的源、漏、栅串联电阻的参数:
AREAeff=(W-DW)*(L-DL)*PF
RSeff=RS/AREAeff
RDeff=RD/AREAeff
RGeff=RG*AREAeff
其中，W、L为掩模版上的设计尺寸，DL代表由于工艺变化对JFET沟道长度的影响，DW代表由于工艺变化对JFET沟道宽度的影响，RS、RD、RG分别是源、漏、栅串联电阻，PF代表相同JFET并联的个数，AREAeff代表JFET有效面积。
进一步地，在标准JFET仿真基础上，修正器件尺寸相关的栅源、栅漏二极管对应反向饱和电流和反向扩散电容模型参数:
ISeff=IS*AREAeff
CGSeff=CGS*AREAeff
CGDeff=CGD*AREAeff
其中，IS、CGS、CGD为JFET标准模型参数，IS代表JFET栅源/栅漏二极管反向饱和电流，CGS代表栅源二极管方向扩散电容，CGD代表栅漏二极管方向扩散电容。
进一步地，在标准JFET仿真基础上，修正器件尺寸相关的跨导模型参数、沟道长度调制系数和阈值电压模型参数:
BETAeff=BETA*(1+BETAW*Weff)BETAWN*PF/(1+BETAL*Leff)BETALN；
LAMBDAeff=LAMBDA/(1+LANBDAL*Leff)LAMBDALN；
VTOeff=VTO*(1+VTOL*Leff)VTOLN*(1+VTOW*Weff)VTOWN；
Leff=(L-DL)；
Weff=(W-DW)；
其中，BETA为跨导标准模型参数，BETAL、BETALN分别代表跨导对应沟道长度系数和对应指数系数；BETAW、BETAWN分别代表跨导对应沟道宽度系数和对应指数系数；LAMBDAeff代表与JFET尺寸相关的沟道长度调制参数；LAMBDA代表标准JFET模型中沟道长度调制参数；Leff代表JFET有效沟道长度；Weff代表有效沟道宽度；LAMBDAL、LAMBDALN分别代表沟道长度调制系数和对应指数系数；VTOeff代表与JFET尺寸相关的阈值电压模型参数；VTO代表JFET阈值电压标准模型参数；VTOL、VTOLN分别代表阈值电压对应沟道长度系数和指数系数；VTOW、VTOWN分别代表阈值电压对应沟道宽度系数和指数系数。
本发明所述的具有尺寸可扩展性的JFET仿真方法，在业界标准的SPICE仿真基础上，通过改写部分仿真参数，使其能具备与尺寸的变化相关联的参数，实现尺寸变化的JFET的仿真的可扩展性。
附图说明
图1是JFET结构示意图；
图2是SPICE中JFET的仿真等效电路图。
附图标记说明
RS、RD、RG分别是源、漏、栅串联电阻，CGS是栅源二极管方向扩散电容，CGD是栅漏二极管方向扩散电容，W、L为掩模版上的设计尺寸。
具体实施方式
本发明所述的一种具有尺寸可扩展性的JFET仿真方法，能随着JFET尺寸上W、L的变化，精确地模拟JFET的器件特性。
上述定义的JFET器件尺寸W、L为掩模版上的设计尺寸，由于工艺变化，实际在硅片上形成的JFET尺寸与设计值是有差异的，因此JFET有效沟道长度Leff和有效沟道宽度Weff由下列公式（1）、（2）表示：
Leff=L-DL            （1）
Weff=W-DW            （2）
其中，DL代表由于工艺变化对JFET沟道长度的影响；DW代表由于工艺变化对JFET沟道宽度的影响。
由公式（1）、（2）计算可得JFET有效面积为：
AREAeff=(W-DW)*(L-DL)*PF              （3）
其中，AREAeff代表JFET有效面积；PF代表相同JFET并联的个数。
图2所示为目前业内标准电路设计仿真器中JFET模型对应的等效电路图，如该图所示，JFET器件特性分别由源、栅、漏三个串联电阻；栅源和栅漏两个二极管和源漏沟道电流Ids特性所描述。按照电阻及二极管对应物理特性与尺寸的关系改写标准JFET模型中下述对应模型参数。
源、漏串联电阻与JFET器件尺寸（面积）成反比，栅极串联电阻与JFET面积成正比，对应公式如下公式（4）～（6）：
RSeff=RS/AREAeff             （4）
RDeff=RD/AREAeff             （5）
RGeff=RG*AREAeff             （6）
其中，RS、RD、RG为JFET标准模型参数，分别代表JFET源、漏、栅串联电阻；RSeff、RDeff、RGeff代表与JFET尺寸相关的源、漏、栅串联电阻。
由标准二极管特性可知，二极管反向饱和电流与二极管尺寸（面积）成正比；二极管反向扩散电容与二极管尺寸（面积）成正比。因此在JFET标准模型中修正JFET栅源、栅漏二极管对应参数如下公式（7）～（9）所示：
ISeff=IS*AREAeff                （7）
CGSeff=CGS*AREAeff           （8）
CGDeff=CGD*AREAeff           （9）
其中，IS、CGS、CGD为JFET标准模型参数，IS代表JFET栅源/栅漏二极管反向饱和电流，CGS代表栅源二极管反向扩散电容、CGD代表栅漏二极管反向扩散电容。
ISeff、CGSeff、CGDeff代表与JFET尺寸相关的栅源/栅漏二极管反向饱和电流,CGSeff、CGDeff代表与JFET尺寸相关的栅源、栅漏二极管反向扩散电容。
JFET跨导对应标准模型参数BETA修正与JFET尺寸的关系式如以下的公式（10）：
BETAeff=BETA*(1+BETAW*Weff)BETAWN*PF/(1+BETAL*Leff)BETALN      （10）
其中，BETAeff代表与JFET尺寸相关的跨导参数；BETAL、BETALN分别代表跨导对应沟道长度系数和对应指数系数；BETAW、BETAWN分别代表跨导对应沟道宽度系数和对应指数系数。
标准JFET模型中沟道长度调制参数LAMBDA修正与JFET尺寸的关系式如下述公式（11）：
LAMBDAeff=LAMBDA/(1+LANBDAL*Leff)LAMBDALN         （11）
其中，LAMBDAeff代表与JFET尺寸相关的沟道长度调制参数；LAMBDAL、LAMBDALN分别代表沟道长度调制系数和对应指数系数。
JFET阈值电压标准模型参数VTO修正与JFET尺寸的关系式如公式（12）,
VTOeff=VTO*(1+VTOL*Leff)VTOLN*(1+VTOW*Weff)VTOWN         （12）
其中，VTOeff代表与JFET尺寸相关的阈值电压模型参数；VTOL、VTOLN分别代表阈值电压对应沟道长度系数和指数系数；VTOW、VTOWN分别代表阈值电压对应沟道宽度系数和指数系数。
根据上述公式（1）～（12）所得HSPICE仿真器对应JFET模型如下所示：
.SUBCKT JFET D G S W=1u,L=1u,PF=PF
.PARAM
+DW=0,DL=0,IS=1E-14,RD=0,RS=0,RG=0,CGD=0,CGS=0
+BETA=1E-4,VTO=-2,LAMBDA=0
.PARAM
+Weff=(W-DW)
+Leff=(L-DL)
+AREAeff=(W-DW)*(L-DL)*PF
+RDeff=RD/AREAeff
+RSeff=RS/AREAeff
+RGeff=RG*AREAeff
+CGDeff=CGD*AREAeff
+CGSeff=CGS*AREAeff
+ISeff=IS*AREAeff
+BETAeff=BETA*Weff*PF/Leff
+LAMBDAeff=LAMBDA/(1+LANBDAL*Leff)LAMBDALN
+VTOeff=VTO*(1+VTOL*Leff)VTOLN*(1+VTOW*Weff)VTOWN
.J JFETCORE D G S M=PF
.model default NJF level=1
+vto=VTOeff lambda=LAMBDAeff beta=BETAeff
+is=ISeff   cgd=CGDeff       cgs=CGSeff
+rd=RDeff   rg=RGeff         rs=RSeff
……
其他仿真器对应JFET模型也可按照相同方法进行修正。同时本发明同样适用于P型JFET模型，上述仅以N型JFET举例说明。
以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (4)

1.一种具有尺寸可扩展性的JFET仿真方法，其特征在于：在标准JFET SPICE仿真模型基础上，将与器件尺寸相关的参数进行修正，使其能准确描述不同尺寸的JFET器件的特性。
2.如权利要求1所述的具有尺寸可扩展性的JFET仿真方法，其特征在于：在标准JFET仿真基础上，修正器件尺寸相关的源、漏、栅串联电阻的参数:
AREAeff=(W-DW)*(L-DL)*PF
RSeff=RS/AREAeff
RDeff=RD/AREAeff
RGeff=RG*AREAeff
其中，W、L为掩模版上的设计尺寸，DL代表由于工艺变化对JFET沟道长度的影响，DW代表由于工艺变化对JFET沟道宽度的影响，RS、RD、RG分别是源、漏、栅串联电阻，PF代表相同JFET并联的个数，AREAeff代表JFET有效面积。
3.如权利要求1所述的具有尺寸可扩展性的JFET仿真方法，其特征在于：在标准JFET仿真基础上，修正器件尺寸相关的栅源、栅漏二极管对应反向饱和电流和反向扩散电容模型参数:
ISeff=IS*AREAeff；
CGSeff=CGS*AREAeff；
CGDeff=CGD*AREAeff；
其中，IS、CGS、CGD为JFET标准模型参数，IS代表JFET栅源/栅漏二极管反向饱和电流，CGS代表栅源二极管方向扩散电容，CGD代表栅漏二极管方向扩散电容。
4.如权利要求1所述的具有尺寸可扩展性的JFET仿真方法，其特征在于：在标准JFET仿真基础上，修正器件尺寸相关的跨导模型参数、沟道长度调制系数和阈值电压模型参数:
BETAeff=BETA*(1+BETAW*Weff)BETAWN*PF/(1+BETAL*Leff)BETALN；
LAMBDAeff=LAMBDA/(1+LANBDAL*Leff)LAMBDALN；
VTOeff=VTO*(1+VTOL*Leff)VTOLN*(1+VTOW*Weff)VTOWN；
Leff=(L-DL)；
Weff=(W-DW)；
其中，BETA为跨导标准模型参数，BETAL、BETALN分别代表跨导对应沟道长度系数和对应指数系数；BETAW、BETAWN分别代表跨导对应沟道宽度系数和对应指数系数；LAMBDAeff代表与JFET尺寸相关的沟道长度调制参数；LAMBDA代表标准JFET模型中沟道长度调制参数；Leff代表JFET有效沟道长度；Weff代表有效沟道宽度；LAMBDAL、LAMBDALN分别代表沟道长度调制系数和对应指数系数；VTOeff代表与JFET尺寸相关的阈值电压模型参数；VTO代表JFET阈值电压标准模型参数；VTOL、VTOLN分别代表阈值电压对应沟道长度系数和指数系数；VTOW、VTOWN分别代表阈值电压对应沟道宽度系数和指数系数。
CN201310753016.5A 2013-12-31 2013-12-31 具有尺寸可扩展性的jfet仿真方法 Active CN104750900B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310753016.5A CN104750900B (zh) 2013-12-31 2013-12-31 具有尺寸可扩展性的jfet仿真方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310753016.5A CN104750900B (zh) 2013-12-31 2013-12-31 具有尺寸可扩展性的jfet仿真方法

Publications (2)

Publication Number Publication Date
CN104750900A true CN104750900A (zh) 2015-07-01
CN104750900B CN104750900B (zh) 2018-06-05

Family

ID=53590583

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310753016.5A Active CN104750900B (zh) 2013-12-31 2013-12-31 具有尺寸可扩展性的jfet仿真方法

Country Status (1)

Country Link
CN (1) CN104750900B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105844006A (zh) * 2016-03-22 2016-08-10 上海华力微电子有限公司 一种mosfet bsim4子电路器件模型及其建模方法
CN108256219A (zh) * 2018-01-18 2018-07-06 上海华虹宏力半导体制造有限公司 一种mos晶体管的器件失配模型的修正方法及系统

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101110092A (zh) * 2007-08-31 2008-01-23 上海集成电路研发中心有限公司 高压mos晶体管电路仿真宏模型
CN101201850A (zh) * 2006-12-11 2008-06-18 上海华虹Nec电子有限公司 双极结型晶体管spice模型的建模方法
CN101944147A (zh) * 2010-09-10 2011-01-12 上海宏力半导体制造有限公司 提取双极结型晶体管的spice模型的方法
CN102004814A (zh) * 2010-10-12 2011-04-06 上海宏力半导体制造有限公司 生成场效晶体管spice工艺角落模型的方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101201850A (zh) * 2006-12-11 2008-06-18 上海华虹Nec电子有限公司 双极结型晶体管spice模型的建模方法
CN101110092A (zh) * 2007-08-31 2008-01-23 上海集成电路研发中心有限公司 高压mos晶体管电路仿真宏模型
CN101944147A (zh) * 2010-09-10 2011-01-12 上海宏力半导体制造有限公司 提取双极结型晶体管的spice模型的方法
CN102004814A (zh) * 2010-10-12 2011-04-06 上海宏力半导体制造有限公司 生成场效晶体管spice工艺角落模型的方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
刘希林等: "电路系统常用数学方程的SPICE宏模型", 《长春邮电学院学报》 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105844006A (zh) * 2016-03-22 2016-08-10 上海华力微电子有限公司 一种mosfet bsim4子电路器件模型及其建模方法
CN105844006B (zh) * 2016-03-22 2018-11-09 上海华力微电子有限公司 一种mosfet bsim4子电路器件模型及其建模方法
CN108256219A (zh) * 2018-01-18 2018-07-06 上海华虹宏力半导体制造有限公司 一种mos晶体管的器件失配模型的修正方法及系统
CN108256219B (zh) * 2018-01-18 2021-08-06 上海华虹宏力半导体制造有限公司 一种mos晶体管的器件失配模型的修正方法及系统

Also Published As

Publication number Publication date
CN104750900B (zh) 2018-06-05

Similar Documents

Publication Publication Date Title
McAndrew et al. Best practices for compact modeling in Verilog-A
Marani et al. A simulation study of analogue and logic circuits with CNTFETs
US20140288898A1 (en) Device simulation method and device simulation system for tunnel fet, and compact model design method and compact model for tunnel fet
JP2012048706A (ja) モデルパラメーターと電気パラメーターとの間の写像の構成方法
US20150019194A1 (en) Method for automatic design of an electronic circuit, corresponding system and computer program product
CN105528471A (zh) 功率晶体管模型
CN104750900A (zh) 具有尺寸可扩展性的jfet仿真方法
CN103793547A (zh) 具有多图案化要求的集成电路的层级设计
CN101901288A (zh) 用于电路快速仿真的mosfet内部节点消去方法
Košel et al. FEM simulation approach to investigate electro-thermal behavior of power transistors in 3-D
CN113536723B (zh) 一种功率器件漏源寄生电容子电路模型及其建模方法
CN105302943A (zh) 一种偏置电压显性相关的失配模型及其提取方法
CN103049589A (zh) 具有可扩展性漂移区电阻的高压晶体管模型方法
CN101110092B (zh) 高压mos晶体管电路仿真宏模型
He et al. BSIM5: An advanced charge-based MOSFET model for nanoscale VLSI circuit simulation
CN107784146A (zh) 关键路径仿真方法
JP3735560B2 (ja) 半導体集積回路の評価方法
CN104331580A (zh) 利用高压场效应晶体管子电路模型描述自热效应的方法
Stefanskyi et al. Analysis of SPICE models for SiC MOSFET power devices
CN101183403A (zh) 四端晶体管衬底电阻网络模型
US20150331982A1 (en) Region Based Device Bypass in Circuit Simulation
Wang et al. A generic formalism to model ESD snapback for robust circuit simulation
CN105843974B (zh) 电路老化仿真方法及装置
JP4357161B2 (ja) 静電気放電保護回路のシミュレーション方法
CN104502868A (zh) 一种高精度的十字霍尔传感器的电路模型

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant